ISE 14.4初级入门——01

本文档介绍了如何使用Xilinx的ISE14.4工具创建一个基于SP6系列XA6SLX16-2CSG324 FPGA的Verilog设计。首先,通过工程向导创建新项目,然后添加Verilog模块,编写四选一信号选择器的代码。接着,检查语法错误并进行综合,查看资源占用情况。最后,通过RTL和Technology Schematic了解设计的实现。这是一个适合初学者的学习过程记录。
摘要由CSDN通过智能技术生成

本次开始来学习xilinx的FPGA,基于该公司的ISE14.4版本的开发环境。由于我使用的开发板主芯片是SP6系列的XA6SLX16-2CSG324,因此本文中所有的工程都是基于该芯片的。并且以VerilogHDL语言为主。我是个初学者,写这篇博客的目的是记录我学习的过程,也方便其它初学者这参考吧,高手可以请无视。

创建工程

首先是创建一个工程,启动ISE14.4(双击那个类似向右箭头的黄绿色快捷图标),进入主界面后“File|New project...”打开“New project Wizard”工程向导窗口。

在该向导中“Name”一栏中给工程命名,最好是英文字母开头,我这里命名为“sp6test”,

下面的Location是工程保存的路径,注意该路径不能包含中文字符。完成后Next。

接下来设置芯片的型号,如上图所示,设置好后next。后面会有一个配置总结,单击finish完成工程创建。

此时,左上角的Design窗口会显示建立的工程名称和芯片的型号。

创建文件

工程创建完成后,开始创建文件,在芯片型号上点击右键,选择“New Source...”,

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