本文详细介绍了FPGA设计中的时序约束，重点讨论了触发器的建立时间（Setup time）和保持时间（Hold time）的概念及重要性。建立时间不满足会导致信号违例，可以通过降低系统频率、优化逻辑设计或增加时钟偏移来解决。保持时间不满足同样会引起问题，而移位寄存器中由于触发器间的延迟，即使只有一根导线连接，也能满足保持时间要求。亚稳态是触发器未能在规定时间内稳定的原因，两级触发器可以防止亚稳态的传播。解决亚稳态的方法包括降低时钟频率、使用高速触发器和采用同步机制。
触发器建立、保持时间
可以参考的博客：
【vivado学习五】 时序分析–基本概念
一、FPGA设计-时序约束（上篇，理论篇）
建立时间（Setup time ）和保持时间（Hold time）
上述的锁存沿会将数据保存下来，但是必须要满足一定的条件：
-
建立时间Tsu：在时钟有效沿之前，数据必须保持稳定的最小时间；
-
保持时间Th：在时钟有效沿之后，数据必须保持稳定的最小时间；
当建立时间（Setup time ）或者保持时间（Hold time）不满足条件时，就会产生
亚稳态。
1. 建立时间满足条件（Setup time violation）
T c l k > = T C O + T d a t a + T s e t u p + T r o u t i n g − T s k e w T_{clk} >= T_{CO} + T_{data} + T_{setup} + T_{routing}-T_{skew} Tclk>=TCO+Tdata+Tsetup+Trouting−Tskew
- T c l k T_{clk} Tclk ：
时钟周期； - T d a t a T_{data} T
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