JEDEC Standard No. 79-3F 翻译

本文档定义了DDR3 SDRAM规范，包括功能，功能，AC和DC特性，封装和球/信号分配。 本规范的目的是为x4，x8和x16 DDR3 SDRAM器件定义符合JEDEC标准的512 Mb至8 Gb的最低要求。 该规范是基于DDR2规范（JESD79-2）和DDR规范的某些方面（JESD79）创建的。 DDR3 SDRAM操作变更的每个方面均经过委员会投票审议和批准。 然后将这些选票的累积结合起来制备这个JESD79-3规范，取代整个部分并将变化纳入其中
功能描述和操作。

 

 

时钟：CK和CK＃是差分时钟输入。所有地址和控制输入信号在CK的上升沿和CK＃的下降沿交叉处被采样。
时钟使能：CKE HIGH激活，CKE Low禁用，内部时钟信号和器件输入缓冲器和输出驱动器。取低CKE提供预充电掉电和自刷新操作（所有存储体空闲）或有效掉电（任何存储体中的行有效）。 CKE是异步自刷新退出。 VREFCA和VREFDQ在上电和初始化序列期间变得稳定后，必须在所有操作（包括自刷新）期间保持它们。在读写访问中，CKE必须保持高电平。掉电期间禁止输入缓冲器（CK，CK＃，ODT和CKE除外）。在自刷新期间禁用输入缓冲区（不包括CKE）。
片选：当CS＃注册为高电平时，所有命令都被屏蔽。 CS＃在具有多个Rank的系统上提供externalRank选择。 CS＃被认为是命令代码的一部分。
关于芯片端接：ODT（注册为高电平）启用DDR3 SDRAM内部的终端电阻。启用时，ODT仅应用于x4 / x8配置的每个DQ，DQS，DQS＃和DM / TDQS，NU / TDQS＃（当通过模式寄存器A11 = MR1中的1启用TDQS时）。对于x16配置，ODT应用于每个DQ，DQSU，DQSU＃，DQSL，DQSL＃，DMU和DML信号。如果MR1和MR2被编程为禁用RTT，则将忽略ODT引脚。
命令输入：RAS＃，CAS＃和WE＃（以及CS＃）定义输入的命令。
输入数据掩码：DM是写入数据的输入掩码信号。当在采样写入期间采样的高电平与输入数据一致时，输入数据被屏蔽。在DQS的两个边缘上对DM进行采样。对于x8设备，通过MR1中的模式寄存器A11设置启用DM或TDQS / TDQS＃的功能。
存储体地址输入：BA0  -  BA2定义应用了哪个存储区，执行活动，读取，写入或预充电命令。存储体地址还决定在MRS周期期间访问哪个模式寄存器。
地址输入：提供活动命令的行地址和读/写命令的列地址，以从相应的存储区中的存储器阵列中选择一个位置。 （A10 / AP和A12 / BC＃具有附加功能;见下文）。地址输入还在模式寄存器设置命令期间提供操作码。
自动预充电：在读/写命令期间对A10进行采样，以确定在读/写操作之后是否应对所访问的存储区执行自动预充电。 （HIGH：自动充电; LOW：无自动充电）。在预充电命令期间对A10进行采样，以确定预充电是应用于一个库（A10低）还是所有库（A10高）。如果只预留一个银行，则通过银行地址选择银行。
突发斩波：在读取和写入命令期间对A12 / BC＃进行采样，以确定是否将执行突发斩波（即时）。 （高，没有突发斩波;低：突发斩波）。请参阅命令真值表了解详细信息
低电平有效复位：当RESET＃为低电平时复位有效，当RESET＃为高电平时无效。在正常操作期间，RESET＃必须为HIGH。 RESET＃是CMOS轨到轨信号，DC高电平和低电平为80％和VDD的20％，即DC高为1.20V，DC低为0.30V。
数据输入/输出：双向数据总线。
数据选通：输出读数据，输入写数据。与读取数据边缘对齐，以写入数据为中心。对于x16，DQSL对应于DQL0-DQL7上的数据; DQSU对应于DQU0-DQU7上的数据。数据选通DQS，DQSL和DQSU配对
差分信号DQS＃，DQSL＃和DQSU＃分别用于在读和写期间为系统提供差分对信号。 DDR3 SDRAM仅支持差分数据选通，不支持单端。

 

终止数据选通：TDQS / TDQS＃仅适用于x8 DRAM。 当通过MR1中的模式寄存器A11 = 1使能时，DRAM将在应用于DQS / DQS＃的TDQS / TDQS＃上启用相同的终端电阻功能。 当通过MR1中的模式寄存器A11 = 0禁用时，DM / TDQS将提供数据屏蔽功能，并且不使用TDQS＃。 x4 / x16 DRAM必须通过MR1中的模式寄存器A11 = 0禁用TDQS功能。

 

3.1简化状态图
这个简化的状态图旨在概述可能的状态转换和控制它们的命令。 特别是，涉及多个银行的情况，启用或禁用片上终止以及一些其他事件都未详细捕获。

 

3.2基本功能
DDR3 SDRAM是一个高速动态随机存取存储器，内部配置为8存储区DRAM。 DDR3 SDRAM采用8n预取架构，可实现高速运行。 8n预取架构与一个接口相结合，该接口设计用于在I / O引脚的每个时钟周期传输两个数据字。 DDR3 SDRAM的单个读或写操作包括内部DRAM内核的单个8n位宽，四个时钟数据传输和I / O引脚上的八个相应的n位宽，半个时钟周期数据传输。对DDR3 SDRAM的读写操作是突发定向的，从选定的位置开始，并按编程序列继续8个突发长度或4个“斩波”突发。操作从注册激活命令开始，然后是读命令或写命令。与Active命令一致的地址位用于选择要激活的存储区和行（BA0-BA2选择存储区; A0-A15选择该行;有关具体要求，请参见第15页的“DDR3 SDRAM寻址”）。与读或写命令一致的地址位用于选择突发操作的起始列位置，确定自动预充电命令是否为
如果在模式寄存器中使能，则发出（通过A10），并在运行中选择BC4或BL8模式（通过A12）。在正常操作之前，必须以预定义的方式对DDR3 SDRAM进行上电和初始化。
以下部分提供有关设备重置和初始化，寄存器定义，命令描述和设备操作的详细信息。

 

3.3 RESET和初始化程序
3.3.1上电初始化序列
上电和初始化需要以下顺序。
1.接通电源（建议RESET＃维持在0.2 x VDD以下;所有其他输入可能未定义）。 RESET＃需要维持至少200 us并且功率稳定。 CKE被拉了
在RESET＃被取消断言之前的任何时候“低”（最小时间10 ns）。 300 mv至VDDmin之间的电源电压斜坡时间必须不大于200 ms;在斜坡期间，VDD> VDDQ和（VDD  -  VDDQ）<0.3伏。
•VDD和VDDQ由单个电源转换器输出AND驱动
•VDD，VDDQ，VSS，VSSQ以外的所有引脚上的电压电平必须小于或等于一侧的VDDQ和VDD，并且必须大于或等于另一侧的VSSQ和VSS。此外，一旦功率斜坡完成，VTT最大限制为0.95 V，AND
•Vref跟踪VDDQ / 2。要么
•在VDDQ之前或同时施加VDD而没有任何斜率反转。
•在VTT和Vref之前或同时施加VDDQ而没有任何斜率反转。
•VDD，VDDQ，VSS，VSSQ以外的所有引脚上的电压电平必须小于或等于
一侧为VDDQ和VDD，另一侧必须大于或等于VSSQ和VSS。
2.在RESET＃取消置位后，等待另外500 us，直到CKE变为活动状态。在此期间，DRAM将启动内部状态初始化;这将独立于外部时钟完成。
3.在CKE变为活动状态之前，需要启动并稳定时钟（CK，CK＃）至少10 ns或5 tCK（更大）。由于CKE是同步信号，因此相应的时钟设置时间（tIS）必须
得到满足。此外，在CKE激活之前，必须注册NOP或取消选择命令（使用tIS设置时钟）。一旦CKE在复位后注册为“高”，则需要连续注册CKE
“高”直到初始化序列完成，包括tDLLK和tZQinit的到期。
4.只要RESET＃有效，DDR3 SDRAM就会将其片上终端保持在高阻态。此外，在RESET＃无效后，SDRAM将其片上终端保持在高阻态，直到CKE注册为高电平。 ODT输入信号可以处于未定义状态，直到在CKE注册为高之前的tIS。当CKE注册为HIGH时，ODT输入信号可以静态保持在LOW或HIGH。如果要在MR1中启用RTT_NOM，则ODT输入信号必须静态保持为低电平。在所有情况下，ODT输入信号保持静态，直到上电初始化
序列完成，包括tDLLK和tZQinit的到期。
5.在CKE注册为高电平后，在将第一个MRS命令发送到加载模式寄存器之前，等待复位CKE退出时间tXPR的最小值。 （tXPR = max（tXS; 5 x tCK）
6.发出MRS命令以使用所有应用程序设置加载MR2。 （为MR2发出MRS命令，
为BA0和BA2提供“低”，向BA1提供“高”。）
7.发出MRS命令以使用所有应用程序设置加载MR3。 （要为MR3发出MRS命令，向BA2提供“低”，向BA0和BA1提供“高”。）
8.发出MRS命令以加载MR1并启用所有应用程序设置和DLL。 （要发出“DLL Enable”命令，向A0提供“低电平”，向BA0提供“高电平”，向BA1-BA2提供“低电平”）。
9.发出MRS命令以使用所有应用程序设置和“DLL重置”加载MR0。 （要发出DLL复位命令，请向A8提供“高电平”，向BA0-2提供“低电平”）。
10.发出ZQCL命令以启动ZQ校准。
11.等待tDLLK和tZQinit完成。
12. DDR3 SDRAM现在可以正常运行了。