引脚接线图
SDRAM | GPIO | 解释 |
---|---|---|
FMC A0:5 | PF0:5 | 地址线 |
FMC A6:9 | PF12:15 | 地址线 |
FMC A10:12 | PG0:2 | 地址线 |
FMC D0:1 | PD14:15 | 数据线 |
FMC D2:3 | PD0:1 | 数据线 |
FMC D4:12 | PE7:15 | 数据线 |
FMC D13:15 | PD8:10 | 数据线 |
FMC BA0 | PG4 | Bank地址输入 |
FMC BA1 | PG5 | Bank地址输入 |
FMC NBL0 | PE0 | 数据掩码 |
FMC NBL1 | PE1 | 数据掩码 |
FMC SDNE | PC2 | 片选 |
FMC SDCKE | PC3 | 时钟使能信号,选择哪个Bank主要就是看这个引脚 |
FMC SDNCAS | PG15 | 列地址选通(低电平有效) |
FMC SDNRAS | PF11 | 行地址选通(低电平有效) |
FMC SDNWE | PH5 | 写入使能(低电平有效) |
FMC SDCLK | PG8 | 同步时钟 |
地址映射
Bank0开始地址为0xC000 0000(本文使用)
Bank1开始地址为0xD000 0000
ioc模式配置
-
使用 SDRAM Bank1所以选择 SDRAM1
-
使能片选和时钟
-
每个WB芯片内部
有4个bank -
地址13位,数据16位
-
使用地址掩码功能所以启用Byte Enable
-
GPIO速度注意使用Very High
ioc configuration配置
- 使用Bank1
- 行列地址参考华邦数据手册,行地址是13位,列地址是9位
- CAS延迟,参考华邦手册
- 写保护:由于要使用读写功能所以不开启写保护
- SDRAM Common Clock,参考STM32数据手册,H750配置HCLK频率为400MHz,2分频就是200MHz,3分频就是133MHz
- 使用突发读可以提高一点点性能,这里就不开启了
- 读管道延迟:在CAS延迟之后插入的延迟时间,配置为默认选项(0)
- Row to column Delay 行到列延迟(trcd),不能小于20ns
S D R A M 时钟频率 = H C L K 3 = 400 3 M H z , S D