ADIsimPLL锁相环设计过程

从软件的使用上开始研究：

产生一个均匀的输出频率范围
产生一个单一的输出频率
整数-N-PLL
小数-N-PLL

PLL合成器的频率要求被简单地指定为所需频率范围的最大和最小频率以及该范围内通道的间隔。
对于我们的锁相环，我们要求频率范围从100MHz到130MHz在25kHz步长。
这些数据已经在下一个屏幕上输入。按Next查看下一个屏幕，然后再按Next移动到选择PLL IC。

为你的PLL频率合成器指定输出频率
对于具有倍频输出的芯片
信道间距等于检相器频率整数- n锁相环，除非使用外部预分频器

使用额外的预分频器
你有一个给定的参考频率，你必须使用，然后勾选下面的框，并输入频率。否则参考频率可以稍后选择
使用参考频率

在下一页，您选择PLL IC为您的设计。为了帮助选择，有一个选择指南和访问所有设备的在线数据。