用verilog 蜂鸣器的演奏乐曲

最新推荐文章于 2022-11-10 18:01:55 发布
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这首歌是吴金黛的森林狂想曲，喜欢可以去听听
在这里插入图片描述

module	song(clk,beep);	//模块名称song		
input	   clk;					//系统时钟50MHz	
output	beep;					//蜂鸣器输出端
reg		beep_r;				//寄存器
reg[7:0] state;				//乐谱状态机
reg[16:0]count,count_end;
reg[23:0]count1;
//乐谱参数:D=F/2K  (D:参数,F:时钟频率,K:音高频率)
parameter   L_3 = 17'd75850,  //低音3
            L_5 = 17'd63776,  //低音5
            L_6 = 17'd56818,	//低音6
				L_7 = 17'd50618,	//低音7
				M_1 = 17'd47774,	//中音1
				M_2 = 17'd42568,	//中音2
				M_3 = 17'd37919,	//中音3
				M_5 = 17'd31888,	//中音5
				M_6 = 17'd28409,	//中音6
				H_1 = 17'd23889;	//高音1			
parameter	TIME = 12000000;	//控制每一个音的长短(250ms)									
assign beep = beep_r;			//输出音乐
always@(posedge clk) begin
	count <= count + 1'b1;		//计数器加1
	if(count == count_end) begin	
		count <= 17'h0;			//计数器清零
		beep_r <= !beep_r;		//输出取反
	end
end

//曲谱 产生分频的系数并描述出曲谱
always @(posedge clk) begin
   if(count1 < TIME)             //一个节拍250mS
      count1 = count1 + 1'b1;
   else begin
      count1 = 24'd0;
      if(state == 8'd63)
         state = 8'd0;
      else
         state = state + 1'b1;
   case(state)
   8'd0:count_end = L_6;  
	8'd1:count_end=M_1;
	8'd2:count_end=M_3;
	8'D3:count_end=M_5;
	8'D4,8'D5:count_end=M_3;
	8'D6:count_end=M_3;
	8'D7:count_end=M_2;
   
	8'D8,8'D9:count_end=M_3;
	8'D10:count_end=M_3;
	8'D11:count_end=M_2;
	8'D12,8'D13:count_end=M_3;
	8'D14:count_end=L_6;
	8'D15:count_end=L_7;
	
	8'D16:count_end=M_1;
	8'D17:count_end=M_3;
	8'D18:count_end=M_2;
	8'D19:count_end=M_1;
	8'D20,8'D21:count_end=L_6;
	8'D22,8'D23:count_end=L_5;
	
	8'D24,8'D25,8'D26,8'D27,8'D28,8'D29,8'D30,8'D31:count_end=L_3;
	
	8'd32:count_end = L_6;  
	8'd33:count_end=M_1;
	8'd34:count_end=M_3;
	8'D35:count_end=M_5;
	8'D36,8'D37:count_end=M_3;
	8'D38:count_end=M_3;
	8'D39:count_end=M_2;
   
	8'D40,8'D41:count_end=M_3;
	8'D42:count_end=M_3;
	8'D43:count_end=M_2;
	8'D44,8'D45:count_end=M_3;
	8'D46:count_end=L_6;
	8'D47:count_end=L_7;
	
	8'D48:count_end=M_1;
	8'D49:count_end=M_3;
	8'D50:count_end=M_2;
	8'D51:count_end=M_1;
	8'D52,8'D53:count_end=L_6;
	8'D54,8'D55:count_end=L_5;
	
	8'D56,8'D57,8'D58,8'D59,8'D60,8'D61:count_end=L_6;
	8'D62:count_end=L_6;
	8'D63:count_end=L_7;
   default: count_end = 16'h0;
   endcase
   end
end
endmodule
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verilog实验1：基于FPGA蜂鸣器演奏乐曲并数码管显示
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adrunio蜂鸣器音乐(天空之城)c调
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03-14 1576
天空之城简谱（来源：网络） 话不多说直接上代码 //天空之城 //C调 #define C0 1 #define C1 262 #define C2 294 #define C3 330 #define C4 350 #define C5 393 #define C6 441 #define C7 495 #define CL1 131 #define CL2 147 #define CL3 165 #define CL4 175 #define CL5 196 #define CL6 221 #de
基于Verilog的蜂鸣器播放《纸短情长》音乐
04-25
基于EP4CE6F17C8芯片，ROM中加载了《纸短情长》的部分音乐
verilog乐曲播放器设计
最新发布
10-21
乐曲播放器： （1）实现暂停、播放歌曲序号显示、播放时间显示、前后切换歌曲、多倍速快进等功能； （2）播放乐曲的同时用简谱形式在七段LED显示器上同步显示演奏的乐曲，用一个数码管的d段、g段、a段分别表示低音、中音、高音； （3）实现用PC端的串口助手发送一定格式乐谱实现乐曲播放功能。
verilog乐曲模版
06-29
用FPGA编写乐曲的基础模版，在上面稍加修改即可演奏出不同乐曲
蜂鸣器 verilog
11-24
用verilog控制蜂鸣器发声 module fp_verilog(out,clk); output out; input clk; reg[13:0] cn; reg out; always@(posedge clk) begin cn<=cn+1'b1; if (cn==14'd12000) begin cn<=14'd0; out<=~out; end end endmodule
verilog语言实现电子琴
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用verilog语言实现电子琴，输出接蜂鸣器或扬声器，顶层模块调用音调模块、音符模块、分频模块。演奏的乐曲为致爱丽丝（献给爱丽丝）。乐曲的乐谱及其每个音符对应的节拍长度保存在两个txt 文本中
STM32学习过程记录8——蜂鸣器
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零之前言 最近想用无源蜂鸣器来播放曲子，但是看了好多博客讲的都是马马虎虎，没有讲的太清楚，所以我只好自己重新学习了一下，音乐发声的原理（因为硬件基础够啦QAQ）。 发声原理 原理就是这个，人之所以能听见声音，是因为声音在震动。那么不同的震动频率带给我们的就是不同的声调。 ...
【音乐合成】基于FPGA的音乐合成系统verilog实现
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2021-07-05
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verilog-EGO1简易音乐播放器 1.设计思路 EGO1 上的单声道音频输出接口（J12）由下图所示的低通滤波器电路驱动。 滤波器的输入信号（AUDIO_PWM）是由FPGA产生的脉冲宽度调制信号（PWM）或脉冲密度调制信号（PDM）。低通滤波器将输入的数字信号转化为模拟电压信号输出到音频插孔上。通过控制内置蜂鸣器来输出音乐。 设计了四个寄存器，功能分别是：state:乐谱状态机，用于状态计数；count：计数器，用于累加计数；count_end：存储对应不同音阶的乐谱参数；count1：
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Verilog的乐曲演奏电路设计
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基于Verilog__HDL的乐曲演奏电路设计,两首音乐，还可以通过数码管显示其音阶！
music_verilog_蜂鸣器播放音乐_
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播放一段有200个音节的乐曲，文件齐全。使用quartusⅡ13.1进行编程，modelsim进行仿真
基于FPGA的MP3音乐播放器设计
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FPGA控制蜂鸣器奏乐
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基于蜂鸣器的自动乐曲演奏
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下面将用Verilog HDL 硬件描述语言完成乐曲演奏的设计。频率的高低决定了音调的高低所有不同频率的信号都是从同一个基准频率分频得来的。由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数...
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基于Verilog多首乐曲选择演奏电路设计.doc
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FPGA 蜂鸣器播放音乐
蜂鸣器演奏乐曲设计与Verilog实现 系统设计
05-26
蜂鸣器演奏乐曲是一种常见的数字系统设计练习。本文将介绍如何使用Verilog语言设计一个能够演奏指定乐曲的蜂鸣器控制系统。 1. 系统概述 本系统由蜂鸣器模块和控制模块组成，其中控制模块通过时钟信号控制蜂鸣器模块的输出，从而实现演奏指定乐曲的目的。 2. 系统设计 2.1 蜂鸣器模块 蜂鸣器模块的主要功能是输出指定频率的正弦波信号。根据正弦波的公式，我们可以得出如下的输出信号： ```verilog assign sin_out = sin_addr[11] ? ~sin_out_pre : sin_out_pre; assign sin_addr = sin_addr_pre + sin_step; ``` 其中，sin_out_pre表示上一个时钟周期的正弦波输出值，sin_addr_pre表示上一个时钟周期的正弦波地址，sin_step为每个时钟周期地址的增量。根据正弦波的性质，我们可以通过改变sin_step来改变输出频率。 2.2 控制模块 控制模块的主要功能是控制蜂鸣器模块的输出，从而实现演奏指定乐曲的目的。 在控制模块中，我们需要定义一个指定乐曲的时序脉冲信号。每个时序脉冲信号的周期代表一个音符的持续时间，而每个时序脉冲信号的高电平时间代表该音符的频率。 ```verilog always @(posedge clk or negedge rst) begin if(~rst) begin tone_step <= 12'b0; tone_addr <= 12'b0; tone_pulse <= 1'b0; end else begin if(tone_pulse) begin tone_addr <= tone_addr + tone_step; end if(count == 1) begin tone_pulse <= ~tone_pulse; if(tone_pulse) begin tone_step <= tone_data[tone_index][11:0]; tone_addr <= 12'b0; tone_index <= tone_index + 1; end end end end ``` 其中，tone_data表示指定乐曲的频率数据，每个元素代表一个音符的频率。tone_index表示当前演奏的音符序号，tone_step表示当前音符的地址增量，tone_addr表示当前正弦波的地址。count表示当前时序脉冲信号的计数器，当计数器为1时，需要切换到下一个音符。 3. 系统实现 在实现时，我们需要将蜂鸣器模块和控制模块集成起来。 ```verilog module buzzer( input clk, input rst, output reg sin_out ); reg [11:0] sin_addr_pre; // 正弦波地址 reg [11:0] sin_step; // 正弦波地址增量 reg sin_out_pre; // 上一个时钟周期的正弦波输出值 // 蜂鸣器模块 assign sin_out = sin_addr[11] ? ~sin_out_pre : sin_out_pre; assign sin_addr = sin_addr_pre + sin_step; always @(posedge clk or negedge rst) begin if(~rst) begin sin_addr_pre <= 12'b0; sin_step <= 12'b0; sin_out_pre <= 1'b0; end else begin sin_addr_pre <= sin_addr; sin_step <= 12'd10; sin_out_pre <= sin_out; end end endmodule module buzzer_controller( input clk, input rst, output reg [11:0] sin_addr, input [11:0] tone_data[7] ); reg [11:0] tone_step; // 音符地址增量 reg [11:0] tone_addr; // 音符地址 reg [2:0] count; // 时序脉冲信号计数器 reg [2:0] tone_index; // 当前演奏的音符序号 reg tone_pulse; // 时序脉冲信号 // 控制模块 always @(posedge clk or negedge rst) begin if(~rst) begin tone_step <= 12'b0; tone_addr <= 12'b0; tone_pulse <= 1'b0; count <= 3'd0; tone_index <= 3'd0; end else begin if(tone_pulse) begin tone_addr <= tone_addr + tone_step; end if(count == 3'd1) begin tone_pulse <= ~tone_pulse; if(tone_pulse) begin tone_step <= tone_data[tone_index][11:0]; tone_addr <= 12'b0; tone_index <= tone_index + 1; end end if(count == 3'd7) begin count <= 3'd0; end else begin count <= count + 1; end end end assign sin_addr = tone_pulse ? tone_addr : 12'b0; endmodule module buzzer_top( input clk, input rst, output reg sin_out ); wire [11:0] sin_addr; wire [11:0] tone_data[7] = { 12'd477, // C 12'd425, // D 12'd379, // E 12'd357, // F 12'd318, // G 12'd283, // A 12'd252 // B }; buzzer_controller controller(clk, rst, sin_addr, tone_data); buzzer buzzer(clk, rst, sin_out); endmodule ``` 在实现时，我们需要将蜂鸣器模块和控制模块实例化起来，并通过wire连接起来。tone_data数组中存储了指定乐曲的频率数据，通过修改该数组中的元素可以演奏不同的乐曲。 4. 总结 本文介绍了如何使用Verilog语言设计一个能够演奏指定乐曲的蜂鸣器控制系统。该系统由蜂鸣器模块和控制模块组成，其中控制模块通过时序脉冲信号控制蜂鸣器模块的输出，从而实现演奏指定乐曲的目的。

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