Bus Turnaround Delay

• tWTR(Write to Read)大约在7.5ns的数量级，读写之间切换时，主设备需要在DIMM和处理器之间进行切换 ，切换需要耗时。
  1. 解决方法有，将写操作batch，在batch传输的这一段时间内，读操作无法干涉。
  2. 这是否是同一个端口不能同时进行读写的一个表现？深究原因，对于DRAM来说，读和写时，内部采取的动作导致电荷的变化趋势相反，同时读写同一地址肯定是不可能的，那同时读写不同地址呢？对于bitline和wordline来说，能同时支持两个地址吗？应该是不能的
• MyHDL

One of the most exciting possibilities of MyHDLis to use it as a hardware verification language (HVL). A HVL is a language used to write test benches and verification environments, and to control simulations.

相比起HLS，MyHDL可以独立使用，仅用来做HVL。