[笔记分享] [Display] MIPI 协议之PHY

介绍

PHY(Port Physical Layer)是一个源同步，高速，低电压，低功耗的一个模块，特别适用
于mobile application。因此基于PHY,MIPI协议组又设计出了前面提到的DSI，以及CSI等。
PHY主要提供了Master和Slave之间的一个同步连接，一般由一个clock信号以及一个或
者多个data差分信号线组成。它有两种工作模式，就是前面提到的HS和LP mode.

在HS mode下，差分信号线同时工作，工作电压在200mV左右。虽然PHY理论配置HS mode下每个lane的传输速率在80Mbps到1Gbps,不过考虑到发送和接收端连接稳定性，电路PCB干扰等等，一般在实际使用中，每个lane速率一般最大在500Mbps。如果想要增大总bps，可以通过增加lane的数量的方式来实现。

在LP mode时，所有的线都是按照single-ended操作，说白了就是每个lane的两条data线工作都互不相干，工作电压为1.2V。最大传输速率只有10Mbps。

对于PHY内部结构，本文档不做介绍了，对于实际使用MIPI接口没有特别大帮助，当然，
对理解PHY是有好处的。

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Modes

在HS和LP mode下，又有不同的state codes, 而且分解成了多种不同用途的modes，来
看下图：

在HS mode下有，有HS-0和HS-1两种state code,而在LP mode下，有LP-00, LP-01, LP-10,
LP-11四种state codes。这也应正了前面的说法： HS mode作为差分使用，所以一个lane上的两个线state肯定是一致的，因此只有0或者1两种状态。 然而，LP mode的两根线各自工作，因此合起来有4种不同的state codes。

这些不同的state codes任意组合到一起，又产生了不同的Modes, 如Escape mode, Burst mode等。对于clock和data lane的modes划分也是有区别的。接下来一一介绍。

DSI-CLK lanes

Clk lane有三种不同的power modes： Low Power Mode(LPM), Ultra Low Power Mode(ULPM) 和