![](https://img-blog.csdnimg.cn/20190927151124774.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
数字IC设计
文章平均质量分 70
一些工作时经验的总结和对数字IC的一些原理的分析
皮皮宽
某家芯片公司的打工仔
展开
-
verilog数据自动扩展位宽问题
如代码中所示,a + b > c 的计算中,由于c是2bit,所以左边a+b的运算结果只会取低2bit;由于a+b的最大值是3bit数,因此c扩展1bit,或者将c设为3bit,便可得到正确运算结果。a+b = ‘d6 = ‘b110, 只取2bit则为 ‘b10 = ‘d2;原创 2024-07-27 16:57:57 · 191 阅读 · 0 评论 -
Verilog代码bug:一种特殊的组合逻辑环
本文主要记录遇到过的一种特殊的逻辑环原创 2024-05-14 22:03:39 · 524 阅读 · 2 评论 -
Verilog代码优化技巧
verilog设计的一些代码优化技巧原创 2024-02-07 21:47:33 · 834 阅读 · 0 评论 -
数字ic设计技巧:添加debug信号
在数字ic设计的过程中,我们常常通过添加一些debug信号来调试代码,以便快速定位问题,本文介绍了一些简单的debug信号添加逻辑原创 2023-12-05 21:28:25 · 629 阅读 · 0 评论 -
了解Verilog中‘signed‘的作用:处理有符号数
在Verilog中,数据类型'signed'扮演着重要的角色。它用于处理有符号数,为设计者提供了更丰富的表达能力和灵活性。本文将深入探讨Verilog中'signed'在乘法和加法运算中的作用及其用法,并使用无符号器件,搭建一个有符号的乘法器和加法器;原创 2023-09-04 22:49:37 · 3793 阅读 · 0 评论 -
verilog实现除法器运算
本文通过verilog实现了一个位宽参数可配置的除法运算模块原创 2023-03-15 19:53:10 · 3427 阅读 · 4 评论 -
数字IC设计工程师一般都干什么
简单来说,数字IC设计工程师一般就是负责写verilog代码(当然,不是仅仅写个代码)。本文主要对数字IC设计的工作流程进行简单的介绍,也算是对我从业一年来的总结原创 2023-01-31 21:45:32 · 4904 阅读 · 10 评论 -
为什么数字IC的模块输出要尽量写成寄存器(reg)类型?
数字IC设计中,我们通常要求模块的输出为寄存器类型,本文主要讲讲为什么输出需要设计成寄存器类型原创 2022-08-19 18:46:23 · 2743 阅读 · 4 评论 -
数字IC中时钟频率和综合面积的关系
综合RTL代码时发现,时钟频率设的越高,综合出的面积就越大,本文试着从MOS层面分析下原因原创 2023-05-18 12:18:17 · 1446 阅读 · 5 评论 -
数字IC设计中为什么要避免锁存器(Latches)
本文主要讲下什么是锁存器,什么情况下会出现锁存器,以及锁存器的危害...原创 2022-08-05 20:02:02 · 4178 阅读 · 8 评论 -
数字IC设计中基本运算的粗略的延时估计
本文以与逻辑门电路为最小单位,对数字IC中的一些基本逻辑运算的延时进行了粗略的评估分析。原创 2022-08-04 19:07:43 · 2587 阅读 · 0 评论 -
数字IC设计中的握手与反压
数字IC设计中的握手与反压 本文的主要目的是介绍清楚数字IC设计中握手和反压的原理和意义如图所示,信号从输入端到A,经过模块A处理后,再送入到B模块进行处理。为了防止B错误读取A中的数据,A与B之间添加了信号Valid,只有当Valid信号为真时,A输出的数据才是有效数据,同时,为了防止B出现问题,A与B之间还加入了一个引脚Ready,B拉高该电平时,表明当前B模块可以接收、处理信号。只有当A送给B的信号有效(Valid为真),B此时做好的准备可以接收A的数据了(Ready为真),此时,数据才被顺利的原创 2022-05-08 22:45:37 · 6482 阅读 · 7 评论 -
锁存器,D触发器和寄存器的关系与区别
这篇博客主要解释锁存器,D触发器和寄存器的工作原理以及他们的关系和区别原创 2022-04-24 22:46:01 · 8386 阅读 · 2 评论