为什么数字IC的模块输出要尽量写成寄存器（reg）类型？

为什么数字IC的模块输出要尽量写成寄存器（reg）类型？

数字IC设计中，我们通常要求模块的输出为寄存器类型，本文主要讲讲为什么输出需要设计成寄存器类型

在跑lint时，经常会报下面这个warning：

• RegOutputs (1) : Some outputs from a top module are not registered.
• • Port ‘***’ is not driven by a register

这个warning是说，你的模块的输出，不是寄存器（reg）类型，提醒你需要将模块的输出设成寄存器类型；那wire类型为什么不可以呢？

一， 寄存器存在的意义

比如我们要计算 a = b + c + d + e; 如果我们写成

assign a = b + c + d + e

假设计算四个数相加需要2ns，计算2个数相加需要1ns，那么计算完a = b + c + d + e，就需要2ns，一秒最多可以500M个a，但如果我们写成这样:

always@(posedge clk or negedge rst)
if(!rst)
begin
    a1 <=2’b0;
    a2 <=2’b0;
end
else
begin
    a1 < = b + c;
    a2 <= d + e;
end

always@(posedge clk or negedge rst)
if(!rst)
    a <=3’b0;
else
    a < = a1 + a2

如图所示，b+c和d+e的值被存储在寄存器上，下个clk时钟周期再进行计算，
此时路径最长的延时就是两个数的相加，也就是1ns了，每秒可以处理1000M个a了；

二、输入输出信号分析

那如果b,c,d,e不是寄存器的输出结果呢？
如果在上一级模块是assign b = b1 + b2 + b3呢;

此时最长的延时就是b1+b2+b3 + c也就是b+c的时间了，工作频率就给拉低了；而且，如果b的计算方法再复杂些，如果b1是其他模块的组合逻辑计算结果，那计算路径最长的延时，确定最高工作频率时，就会非常的麻烦。总之就是，不插入寄存器，时序就会非常麻烦；

这时有两个解决方法：

• 1. 模块的所有输入信息，先打到寄存器上，再根据寄存器的值进行运算；
• 2. 模块的输出改为寄存器输出；

由于SRAM一般在模块外部，离的较远，传输过来会耽误一些时间，因此我们从SRAM中读取数据时，要先打到寄存器上，再进行组合逻辑运算。

与SRAM不同，模块之间一般隔的近，不用像SRAM一样过多的考虑传输时间的问题。如图所示，模块A的输出给B和C了，若是输入都先打到寄存器上，那B，C就都需要寄存器来存储A的输出了，若是给A输出打拍（寄存器输出），就只需要A模块处设置一个寄存器了。因此，模块的输出一般设为寄存器输出

三、总结

• SRAM一般离的较远，传输时间长些，而且sram的输出数据一般不能稳定很长时间，因此从SRAM中读取数据时，要先打到寄存器上，再进行组合逻辑运算;
• 为了防止时序变的巨麻烦，模块的输出一般设为寄存器输出；

四、参考资料

【1】数字IC中时钟频率和综合面积的关系
【2】数字IC设计中基本运算的粗略的延时估计