verilog数据自动扩展位宽问题

Verilog的比较运算中，需要以左右两边运算结果的最大值为参考进行扩展位宽

module test;

reg [1 : 0] b ;
reg [1 : 0] a ;
reg [1 : 0] c ;
wire a0;

assign a0 = (a + b) > c;
initial begin
b = 'd3;
a = 'd3;
c = 'd3;
#2000;
$finish;
end
endmodule

如代码中所示，a + b > c 的计算中，由于c是2bit，所以左边a+b的运算结果只会取低2bit；
a+b = ‘d6 = ‘b110, 只取2bit则为 ‘b10 = ‘d2; 因此 a0输出为FALSE(0)；

因此，比较运算中，需要以左右两边运算结果的最大值为参考进行扩展位宽

module test;

reg [1 : 0] b ;
reg [1 : 0] a ;
reg [1 : 0] c ;
wire a0;

assign a0 = (a + b) > {1‘b0, c};
initial begin
b = 'd3;
a = 'd3;
c = 'd3;
#2000;
$finish;
end
endmodule

由于a+b的最大值是3bit数，因此c扩展1bit，或者将c设为3bit，便可得到正确运算结果。