现在正在看一篇SVD算法基于FPGA实现的论文,有一些收获。
首先要知道,1.verilog中直接写“ + ”实现两数据相加,综合后的结果是逻辑门组成,在运算量大的时候还是应当选择加法器ip实现,这样便于控制latency
2.使用乘法器ip可以选择使用dsp资源来实现,可以灵活设置流水级数,不占用过多逻辑资源。
在这篇文章里,采用的是单边jacobi算法实现svd分解,模块是这样的。
他的设计思路给了我一些启发,后续我准备利用他的框架实现svd分解。
现在正在看一篇SVD算法基于FPGA实现的论文,有一些收获。
首先要知道,1.verilog中直接写“ + ”实现两数据相加,综合后的结果是逻辑门组成,在运算量大的时候还是应当选择加法器ip实现,这样便于控制latency
2.使用乘法器ip可以选择使用dsp资源来实现,可以灵活设置流水级数,不占用过多逻辑资源。
在这篇文章里,采用的是单边jacobi算法实现svd分解,模块是这样的。
他的设计思路给了我一些启发,后续我准备利用他的框架实现svd分解。