一场关于开源芯片生态之语言与工具链的讨论

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一、摘要

5.8日由网友的两个问题引发了大家的广泛探讨，从Chisel与Verilog孰优孰劣，Chisel的规范与规范，再到麻利设计与开源生态体系构建的挑战等一系列的相关探讨。

二、两段关于开源硬件语言和EDA工具链的反应

拜读了这篇详尽的综述，以及关于RISC-V的白皮书，关于选择Chisel的理由比较让人困惑，就是一个熟悉OpenSparcT1源码的工程师用Verilog写不出能够跑Linux的cache，但是本科生用Chisel却能够，并且代码量差异很大。
但其实现实情况是这样，通常硬件工程师都没有受过良好的编程语言的训练，假如如何封装，如何设计接口，只有看到波形没问题就能够。由于EDA攻克了大局部后续的工作，所以从软件开发来的角度来评估代码自身的质量通常都比较糟糕。所以这有可能是语言使用者而非语言自身的问题。至少过去我看过很多我EE同学的代码，能用，但没法看。这也是为什么国内芯片设计验证的压力那么大的理由。
假如能够让下个学期参加CPU设计的本科生们一局部用Verilog，后续再构成Chisel的toolchain能承受的形式（如net list或Firrtl）然后再烧进FPGA里，看一下这个流程花的时长和用Chisel的学生是否相似。假如相似的话，那么可能证明并非Chisel优于Verilog，而是学生们在程序设计方面受到的训练优于传统写Verilog的工程师。
之所以提这件事，是由于Verilog是一个DSL，其语法非常贴合电路的逻辑。Chisel是以Scala为根底的，在开发时须要在Chisel

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和Scala两种概念模型之间来回切换。在硬件开发中是否要用到比较深入的OO或FP的概念࿰