2020年06月_MMagicLoren

06月 04月 03月 01月

原创计数器——Verilog HDL语言

计数器任务要求相关知识逻辑原理同步16进制计数器真值表编程要求源代码任务要求根据所学的时序逻辑及数字电路的知识完成计数器的设计，验证同步16进制计数器的功能，进一步熟悉 Verilog HDL 文本设计流程，掌握时序电路的设计仿真和测试方法。完善计数器电路的功能描述风格Verilog HDL 代码。相关知识逻辑原理计数器能记忆输入脉冲的个数，用于定时、分频、产生节拍脉冲及进行数字运算等等。加法计数器每输入一个 CP 脉冲，加法计数器的计数值加一。十六进制计数即从 0000 一直计数到 1

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原创显示译码器——Verilog HDL语言

显示译码器任务描述相关知识逻辑原理共阴数码管及其电路编程要求源代码任务描述根据所学的组合逻辑及数字电路的知识完成一个16进制7段数码显示译码器的设计，验证满足一个16进制7段数码显示译码器的规则，根据逻辑真值表和逻辑表达式完成表决功能。熟悉Quartus II的Verilog HDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一个16进制7段数码显示译码器电路的功能描述风格Verilog HDL 代码。相关知识逻辑原理7 段数码是纯组合电路，通常的小规模专用 IC，如 74

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原创全加器——Verilog HDL语言

全加器任务描述相关知识逻辑原理一位全加器真值表编程要求源代码任务描述根据所学的组合逻辑及数字电路的知识完成一位全加器的设计，验证满足一位全加器的规则，根据逻辑真值表和逻辑表达式完成表决功能。熟悉Quartus II的Verilog HDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一位全加器电路的功能描述风格Verilog HDL 代码。相关知识逻辑原理一位全加器电路中， A、B、Ci为 1 位数，Ci为来自低位的进位， A、 B 相加的结果为 So，产生的进位为 Co。设

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原创半加器——Verilog HDL语言

半加器任务描述相关知识逻辑原理一位半加器真值表编程要求源码任务描述根据所学的组合逻辑及数字电路的知识完成半加器的设计，验证满足一位半加器的规则，根据逻辑真值表和逻辑表达式完成表决功能。熟悉Quartus II的Verilog HDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一位半加器电路的功能描述风格Verilog HDL 代码。相关知识逻辑原理一位半加器电路中， A、B为两个 1 位数，不考虑来自低位的进位， A、 B 相加的结果为 So，产生的进位为 Co。设输入为

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原创多路选择器——Verilog HDL语言

多路选择器任务描述相关知识逻辑原理多路选择真值表编程要求源代码任务描述设计一个 2 选 1 多路选择器。进一步熟悉 Verilog HDL 设计流程，组合电路的设计和测试。相关知识逻辑原理在数字信号的传输过程中，有时需要从多路输入数据中选出某一路数据，完成此功能的逻辑器件称为数据选择器，即所谓多路开关，简称 MUX (Multiplexer)。2 选 1 多路选择器能在选择信号的控制下，从 2 路输入信号中选择其中的一路数据送到输出口。其真值表如下表所示。多路选择真值表编程要求为了完成判断

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原创三人表决电路——Verilog HDL语言

三人表决电路任务描述相关知识逻辑原理三人表决器真值表编程要求源代码任务描述根据所学的组合逻辑及数字电路的知识完成三人表决电路的设计，实现少数服从多数的表决规则，根据逻辑真值表和逻辑表达式完成表决功能。运用Verilog HDL进行设计，完善三人表决电路的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识逻辑原理三人表决电路中，当表决某个提案时，多数人同意，则提案通过；同时有一个人具有否决权。若全票否决，也给出显示。设输入为 A、 B、 C，且 A 具有否决权。同意用1 表示，

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原创译码器设计——Verilog HDL语言

译码器设计任务描述相关知识3线-8线译码器的功能always语句事件时序控制case语句编程要求源代码任务描述设计一个3线-8线译码器。运用Verilog HDL进行设计，完善译码器的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识3线-8线译码器的功能；如何用always语句、case语句进行逻辑功能的描述。3线-8线译码器的功能译码是编码的逆过程，3线-8线译码器可以将n位二进制代码可译成2n种电路状态。译码器框图如下所示。always语句通俗的理解，alway

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原创编码器设计——Verilog HDL语言

编码器设计任务描述相关知识3位二进制优先编码器的功能always语句事件时序控制编程要求源代码任务描述设计一个3位二进制优先编码器。运用Verilog HDL进行设计，完善3位二进制优先编码器的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识3位二进制优先编码器的功能；如何用always语句、if语句进行逻辑功能的描述。3位二进制优先编码器的功能优先编码器允许同时输入两个以上编码信号，并按照事先规定的优先级别，对优先权最高的一个输入信号进行编码，编码器框图如下所示。a

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