Laplace666的博客

1.setup time、hold time含义，并说明setup time和hold time会出现负值的原因setup time是指在触发器的时钟信号触发之前，数据需要稳定不变的时间hold time是指在触发器的时钟信号触发之后，数据需要稳定不变的时间在考虑时钟skew的情况下，setup time和holdtime需要满足:T + Tskew >T...

转：https://blog.csdn.net/bleauchat/article/details/91383913DB、施密特触发C、方波列出所有情况A[3:0] = 4’b0000 ~ 4’b1111即可rst_n为异步复位，然后在每个clk上升沿进行触发器状态更新时钟路径：0.8ns数据路径：1+1.2+2.2=4.4ns 时钟周期T=...

转：https://blog.csdn.net/bleauchat/article/details/91487435module Syn_DFF(clk, rst_n,Din,Dout);input clk,rst_n,Din;output Dout;reg Dout;always@(posedge clk) begin if(...

 在逻辑综合时，一般有4中path group:Input to reg ：输入端口到寄存器，通过set_input_delay设置输入端口外的延时，来约束组合逻辑延时Tclk – T1 – Tinput_delay – Tsetup > 0 我们设置 Tclk和Tinput_delay，从.lib/.db库里...

转：https://blog.csdn.net/bleauchat/article/details/91395713

转：https://blog.csdn.net/bleauchat/article/details/91397167 bit可以用于合并数组的定义，合并数组的存储都是连续的，所以只能定义bit类型；     ...

转：https://blog.csdn.net/bleauchat/article/details/91397848  4、 Asyncfifo design using Verilogmodule asyn_fifo( input wclk , input rst_n , input wr_en , inp...

转：https://blog.csdn.net/weixin_43343190/article/details/84725721 2019届秋...

原 数字IC设计工程师笔试面试经典100题 ...