SVA
Systemverilog Assertion
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这个作者很懒,什么都没留下…
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[SVA]跟随重复操作符和非连续重复操作符
property goto_repetition_p; @(posedge clk) $rose(a) |-> b[->3] ##1 c;endproperty跟随重复操作符(->)指定表达式匹配指定的次数,而不必匹配连续的时钟周期。 表达式的最后一个匹配项应在整个序列匹配结束之前的时钟周期内发生。 对于上面的例子,信号b的最后一次重复必须跟随序列b...原创 2019-11-29 11:22:21 · 1855 阅读 · 0 评论 -
【SVA】assertion局部变量的应用
创建计数器 property check_counter; int L_cnt; @(posedge clk) ( ($rose(start),L_cnt = 0)##1 (1,L_cnt = L_cnt+1)[*0:$] ##1 (L_cnt == 30) |-> (irq ==1) );endproperty 可变的时钟延迟...原创 2019-10-25 15:12:04 · 1037 阅读 · 0 评论 -
【SVA】Parsing coverage hit case
在regression结束后发现自己加的cover property打到了,此时想知道哪支case打到了,该怎么办呢?法一: parsing regression log file , 其中C_tx_ln_num_4_to_2为cover property的例化名字find . -name "*.log" | xargs grep "C_tx_ln_num_4_to_2" | s...原创 2019-07-20 14:43:37 · 238 阅读 · 0 评论 -
[SVA] 利用generate 写assertion
module dut_assert #(parameter NUM) (....);... property prop1(signal1,signal2) @(posedge clk) bb_seq |-> signal1 == signal2; endproperty...generate for(genvar ii=...原创 2018-04-10 21:00:16 · 1138 阅读 · 0 评论