[SVA] 利用generate 写assertion

module dut_assert #(parameter NUM) (....);

...

   property prop1(signal1,signal2)

      @(posedge clk)

          bb_seq |-> signal1 == signal2;

  endproperty

...

generate

    for(genvar ii=0; ii<8; ii++)

        for(genvar jj=0; jj<8; jj++)

        begin:assert_array

           assert property(prop1(bb_exp[i][j],bb_rtl[i][j]));//不能定义assert名字

        end

endgenerate

...

endmodule

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property ABC;
    int tmp;
    @(posedge clk)

         ($rose(a),tmp = b) |-> ##4 (c == (tmp*tmp+1)) ##3 d[*3];
endproperty

上例的一个property说明：当clk上升沿时，断言开始。首先断定信号a由低变高，将此时的信号b的值赋给变量tmp，4个时钟周期后，断定信号c的值是4个周期前b^2+1，再过3个周期，断定信号d一定会起来，再过3个周期，信号d又起来一次。只有这些断定都成功，该句断言成功。otherwise，信号a从一开始就没起来，则断言也成功。