[Verfication]如何在env中实现task/function 形参类型可变

最新推荐文章于 2025-10-31 16:55:44 发布

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文章描述了一个在Verilog编程中遇到的问题，即需要改变task或function的参数类型。作者创建了一个名为SCB_SRC的虚拟类，包含一个data_cmp任务，该任务接受不同类型的数据进行比较。通过实例化SCB_SRC并传入不同的参数类型，实现了功能的灵活性。示例展示了如何调用这个任务来处理不同宽度的数据并关联到特定的接口vif。

最近在项目中遇到需要改变task/function 形参类型，寻求了一种实现方法，记录一下~~

virtual class SCB_SRC#（type T=int, int BW =32）;
  extern static task data_cmp(string gld_file, ref T dut_q[$], bit[BW-1:0] gld_q_q[$][$], virtual tx_if vif)
endclass

task SCB_SRC::data_cmp(string gld_file,ref T dut_q[$],bit[BW-1:0]gld_q_q[$][$],virtual tx_if vif);

  forever begin
    @(posedge vif.tx_en);
    ...
  end

endtask



//调用
SCB_SRC#(tx_trans,4)::data_cmp("tx_data.txt",out_data_q[0],gld_data_q_q,top_vif);
SCB_SRC#(tx_mon_trans,10)::data_cmp("tx_mon_data.txt",out_data_q[2],gld_data_q_q,top_vif);