systemverilog bind

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module dut(clk,rst_n,vld,rdy,data);
  input clk;
  input rst_n;
  input vld;
  output reg rdy;
  output reg[31:0] data; // 注意要写reg这个数据类型哦，wire，line18会报错
  
  bit[31:0] count;
  
  always @(posedge clk) begin
    if(rst_n == 0)begin
    end
    else begin
      count ++;
      data <= count; //line 18
      //$display("dut data is %d",data);
      if(count == 150)begin
        $finish;
      end
    end
  end
endmodule

module dut_assert(clk_sva,rst_n_sva,vld_sva,rdy_sva,data_sva);
  input clk_sva,rst_n_sva,vld_sva;
  input rdy_sva;
  input reg[31:0] data_sva; //注意是input哦，不要写成output了，结合bind，要写成input。
  
  //initial begin // 注意一开始一直没办法输出数据，只能输出一个x态，data sva is x,发现initial 用错了，initial只会被调用一次࿰