leixj的博客

1、进入尺寸标注。2、右击选择线性，parameters中可以改参数，默认即可。3、打开尺寸层，点击板边框。如果有圆弧没有标注到板边，可以在右侧find中关闭其它项，点击两个板边标注。

接收灵敏度，就是你的耳朵能听到的最小的声音。耳朵灵敏度高的，能够听到很远的声音。

检查以太网PHY偶发断连问题：1 初步怀疑电源供电能力不够；2 怀疑CPU对PHY的reg有错误的写操作；3 怀疑CPU对PHY 有错误的复位行为。

目录1、模块默认波特率为9600，所有报文全开，不能直接使用2、RMC报文3、模块配置3.1 切换GPS、BD、GPS+BD模式3.2关闭其它报文格式3.3 保存配置信息1、模块默认波特率为9600，所有报文全开，不能直接使用9600且所有报文全开，会造成数据堵塞，发生时间整秒延迟，大约在1,2,3,4秒整秒跳动。必须调高波特率到115200；或关闭多余报文，仅留RMC。2、RMC报文RMC报文包含了常用的时间，坐标等信息。时间为UTC时间，需要+...

一、精度二、读写时序接口为IIC，读写时序如下图。注意：1、写操作，写从机地址、寄存器地址0，紧接可以连续写入秒、分、时、周、日、月、年共7个数据；2、读操作，写从机地址、寄存器地址0、restart、读从机地址，紧接可以连续读出入秒、分、时、周、日、月、年共7个数据；三、写RTC对其内部ms计数的影响RTC的秒脉冲低有效，每次输出时读取RTC中的时间。读出秒的时刻清零FPGA维护的ms，ns计数；对RTC的写入有GPS校正（pps上升沿开始写RTC）、CPU主站校正。.

目录1 简介1.1 框图1.2 接口定义1.3 读写时序图、时序配置参数1.4 PSRAM控制器异步工作模式分类1.5 PSRAM寄存器配置1.5.1 控制寄存器BCR1.5.2 片选时序寄存器BTR1.5.3 写入时序寄存器BWTR2 FPGA接口设计2.1 实际配置的时序2.2 接口信号处理3 参考文献1 简介 使...

1、基本的时序SCL由主机发，SDA为双向：主机先发数据，后改接收从机应答。1）总线的启动，结束；时钟高电平数据必须保持稳定，时钟低电平数据才可以变化。2）应答。从机在第9bit发ACK=0。主机要结束操作时发NACK=1.2、9555操作时序1）器件地址与寄存器地址器件地址高4bit固定，A2A1A0由硬件上下拉确定，最后1bit根据读写操作不同变化。寄存器地址，用于配置，读写端口。每一位可单独配置为INPUT，output。2）写数据。支持突发写，..

原文链接：https://www.cnblogs.com/jacklong-yin/p/9767098.html收起信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的，也可能是中途或末端其他元件的。对于信号来说，它不会区分是什么，信号所感受到的只有阻抗。如果信号感受到的阻抗是恒定的，那么他就会正常向前传播，只要感受到的阻抗发生变化，信号都会发生反射。这些因素可能包括过长的走线，末端匹配的传输线，过量的电容或电感及阻抗失配。反射会造成信号过冲overshoot、

1、型号图片记忆NPN，PNP，N沟道，P沟道图片与型号的记忆方法：图片上箭头都是由P→N； 栅极(gate——g,也叫做门极),源极(source——s), 漏极(drain——d)。基极(base)，中间有一个箭头一头连基极，另外一头连的是发射极 e(emitter)，集电极 c(collector)。2、导通记忆2.1 MOS管电压与箭头反向导通。即NMOS管Vgs >0阈值导通，PMOS管 Vgs <0阈值导通； NMOS的特性，Vgs大于一...

1、使用背景在用5.5V超级电容作为备用电源，同时使用升压芯片将超容电压声道12V使用，当超容电源放电快结束时电压降低，升压芯片关闭，超容电压瞬间升高使升压芯片又工作，如此反复震荡，升压芯片产生类似开关电源效果，电压小于12V。为避免震荡，在原有看门狗电压监视芯片上改装滞回比较器。比较器：输出端有上拉电阻，无负反馈网络。滞回比较器：在比较器的基础上对正向输入端加了正反馈网络，反馈比R1/R2。Ui>高阈值时输出高电平，Ui<低阈值时输出低电平。2、改装原理图把运放的.

电池电容器具有长寿命、超低自放电、高脉冲功率、宽温幅应用等特点。厂家 无锡凯帕德瑞科技宁波瞬能科技

前言 首先我们我们看下下图的电路，在DDR的电路中通常有ZQ部分的电路，外接1%高精度的240ohm电阻，那么这个240ohm电阻究竟是做什么用的呢？很多做了硬件或者驱动开发很多年的工程师仍然是一知半解，今天我们就来仔细的探讨一下这个问题！ 首先我们以DDR3作为例子，如下图所示，在DDR2中，所有的DQ以及其它的信号PIN采用了分离式驱动器电路设计方案（die内端接），而在DDR3中，为了提高系统工作的鲁棒性，对这一设计方案做了优化，所有的输出驱动器采用同一个设计电路。...

1、现象 PLC与通信模块（简称CB）通过485通信（9600,1bit停止，无校验），PLC发送查询报文，CB应答。在调试过程中发现CB无应答，再加入一台PC设备监视总线报文。总线上共3台设备，无终端电阻，用分别PC模拟PLC、CB设备与另一设备通信正常，但PLC与CB仍不能直接通信。接口部分电路为 PLC_Rx/Tx——隔离芯片——485收发芯片——>CB。...