S32K1xx 微控制器的硬件设计指南

1 简介

S32K 系列进一步扩展了汽车行业中高度可扩展的 ARM® Cortex® MCU 产品组合。它以 KEA 系列的传统为基础，同时将更高的内存选项以及更丰富的外设集扩展能力引入各种汽车应用。

S32K 系列器件采用 2.70–5.5 V 电源并专注于汽车环境稳健性，非常适合电气恶劣环境中的各种应用。这些器件针对提供低引脚数选项的成本敏感型应用进行了优化。

S32K 系列提供广泛的内存、外围设备和封装选项。它们共享通用外设和引脚数，使开发人员能够在 MCU 系列内或在 MCU 系列之间轻松迁移，以利用更多内存或功能集成。这种可扩展性允许开发人员在 S32K 系列上为其最终产品平台进行标准化，从而最大限度地重复使用硬件和软件并缩短上市时间。

以下是 S32K 系列 MCU 的一般特性：

        • 具有符合 IEEE-754 标准的 FPU 的 32 位 ARM Cortex-M4 内核，最高执行频率为 112 MHz

        • 可扩展内存占用空间，最高 2 MB 闪存和最高 256 KB SRAM

        • 具有片上模拟比较器和多个 12 的精密混合信号能力位 ADC

        • 适用于电机控制、照明控制和车身应用等广泛应用的强大定时器

        • LPUART、LPSPI、LPI2C、FlexCAN、CAN-FD、FlexIO 等串行通信接口。

        • 符合 SHE 规范的安全模块

        • 具有全功能闪存编程/擦除/读取操作的单电源 (2.70–5.5 V)

        • 符合 ISO26262 的功能安全，具有内部看门狗、电压监视器、时钟监视器、存储器保护和 ECC

        • 环境操作温度范围：–40 °C 至 125°C

        • 软件支持：S32 软件开发套件 (SDK)、S32 Design Studio (S32DS)

2 S32K 系列比较

详情请参考最新版参考手册。

3 电源

电源和接地引脚将在后续章节中介绍。

1. VDD 和 VDDA 必须短接到 PCB 上的公共参考。用于过滤电源噪声的适当去耦电容

3.1 大容量和去耦电容

大容量电容充当电源引脚的本地电源，靠近去耦电容。最小化大容量电容器和去耦电容器之间的走线长度。

去耦电容使电源、MCU 和接地参考之间的电流环路尽可能短，以应对高频瞬变和噪声。因此，所有去耦电容应尽可能靠近其各自的电源引脚放置；去耦电容的接地侧应该有一个通孔到焊盘，它直接向下连接到接地层。
电容器不应通过长走线连接到电源层。

4 时钟电路

S32K1xx 具有以下时钟源：

        • 快速内部参考时钟（FIRC）：48 MHz。

        • 慢速内部参考时钟（SIRC）：8 MHz。

        • PLL：外部振荡器作为输入源。

        • 外部方波输入时钟：高达 50 MHz。

        • 外部振荡器时钟（OSC）：4–40 MHz。
FIRC、SIRC 是内部的，不必从硬件设计的角度考虑。外部振荡器的工作频率范围为 4–40 MHz。它提供了一个输出时钟，可以提供给 PLL 或用作某些外设的时钟源。当使用外部振荡器作为 PLL 的输入源时，外部振荡器的频率范围应为 8-40 MHz。

4.1 EXTAL 和 XTAL 引脚

这些引脚为晶体提供接口以控制内部时钟发生器电路。 EXTAL 是晶体振荡器放大器的输入。 XTAL 是晶振放大器的输出。皮尔斯振荡器提供稳健、低噪声和低功耗的外部时钟源。它专为典型晶体振荡器的最佳启动裕量而设计。 S32K1xx 支持 4 MHz 至 40 MHz 的晶体或谐振器。EXTAL、XTAL 引脚的输入电容为 7 pF。

负载电容取决于晶体的规格和电路板电容。建议让晶体制造商评估 PCB 上的晶体。

4.2 振荡电路PCB布局建议

晶体振荡器是一个模拟电路，必须根据模拟板布局规则仔细设计：

        • 不需要外部反馈电阻 [Rf]，因为它已经集成。

        • 建议将PCB 发送给晶体制造商以确定负振荡余量以及CXTAL 和CEXTAL 电容的最佳值。数据表包括对槽路电容器 CXTAL 和 CEXTAL 的建议。这些值连同预期的 PCB、引脚等杂散电容值应作为起点。

        • XTAL/EXTAL 引脚、晶振和外部电容之间的信号走线必须尽可能短，不得使用任何过孔。这最大限度地减少了寄生电容以及对串扰和 EMI 的敏感性。在确定负载电容器的尺寸时，必须考虑信号走线的电容。

        • 如果只有 1-2 个 PCB 层，建议在振荡器组件周围放置一个保护环，并将其连接到实心接地层。应在晶体振荡器区域下方放置一个接地区域。该接地保护环必须是干净的接地。这意味着来自和流向其他设备的电流不应流过保护环。
该保护环应通过短走线连接到 S32K1xx 的 VSS x。切勿将接地保护环连接到板上的任何其他接地信号。还要避免实施接地回路。

        • 主振荡回路电流在晶振和负载电容之间流动。此信号路径（晶振到 CEXTAL 到 CXTAL 到晶振）应尽可能短，并应具有对称布局。因此，两个电容器的接地连接应始终尽可能靠近。

        • EXTAL 和XTAL 引脚只能连接到所需的振荡器组件，不得连接到任何其他设备。

下图 3 显示了振荡器布局的推荐布局和布线。

 

5 调试和编程接口

这里显示了一些常用的调试连接器。大多数 ARM 开发工具都使用这些引脚之一。
在开发您的 ARM 电路板时，建议使用标准调试信号排列，以便更轻松地连接到调试器。
SWD/SWV 引脚覆盖在 JTAG 引脚之上，如下所示：

JTAG 信号的上拉/下拉电阻器包含在默认焊盘配置内部。请参阅器件参考手册和数据表。

5.1 调试连接器引脚分配

5.1.1 20 针 Cortex 调试 D ETM 连接器

一些较新的 ARM 微控制器板使用 0.05” 20 针接头 (Samtec FTSH-110) 进行调试和跟踪。 （灰显的信号在 Cortex-M3 或 Cortex-M4 上不可用。）20 针 Cortex Debug D ETM 连接器支持 JTAG 和串行线调试协议。当使用串行调试协议时，TDO 信号可用于串行线查看器输出以进行跟踪捕获。该连接器还提供了一个 4 位宽的跟踪端口，用于捕获需要更高跟踪带宽的跟踪（例如，启用 ETM 跟踪时）。

5.1.2 10 针 Cortex 调试连接器

对于没有 ETM 的设备，您可以使用更小的 0.05” 10 针连接器 (Samtec FTSH-105) 进行调试。与 20 引脚 Cortex Debug D ETM 连接器类似，10 引脚版本支持 JTAG 和串行线调试协议。

5.1.3 传统 20 针 IDC 连接器

ARM 开发板中常用的调试连接器是 20 针 IDC 连接器。 20 针 IDC 连接器排列支持 JTAG 调试、串行线调试（SWIO 和 SWCLK）、串行线输出（SWO）。 nICEDETECT 引脚允许目标系统检测是否连接了调试器。当没有连接调试器时，该引脚被拉高。调试器连接将此引脚接地。这用于一些支持多种 JTAG 配置的开发板。 nSRST 连接是可选的；调试器可以通过系统控制块 (SCB) 重置 Cortex-M 系统，因此这种连接通常在微控制器设计的顶层被忽略。

5.1.4 38 针 Mictor 连接器

在一些 ARM 系统设计中，当需要跟踪端口时使用 Mictor 连接器（例如，用于 ETM 的指令跟踪）。它也可用于 JTAG/SWD 连接。 20针IDC连接器可与Mictor连接器并联（一次只使用一个）。

通常 Cortex-M3 或 Cortex-M4 微控制器只有 4 位跟踪数据信号，因此 Mictor 连接器上的大多数跟踪数据引脚都没有使用。 Mictor 连接器主要用于其他 ARM Cortex 处理器（CortexA8/A9、Cortex-R4）或在某些多处理器系统中，跟踪系统可能需要更宽的跟踪端口。在这种情况下，也将使用连接器上其他一些未使用的引脚。对于典型的 Cortex-M3 或 Cortex-M4 系统，建议使用 Cortex Debug D ETM 连接器。

5.2 复位系统

复位 MCU 提供了一种从一组已知的初始条件开始处理的方法。系统复位从完全调节的片上稳压器和来自内部参考的系统时钟生成开始。

5.2.1 外部引脚RESET

对于所有复位源，MCU 将RESET_B 引脚驱动为低电平至少128 个总线时钟周期，直到闪存初始化完成。

闪存初始化完成后，释放 RESET_B 引脚，内部芯片复位甜点。保持 RESET_B 引脚在外部有效会延迟内部芯片复位的否定。

在该器件上，RESET 是一个专用引脚。该引脚为漏极开路且具有内部上拉/上拉器件。断言 RESET 将设备从任何模式唤醒。在引脚复位期间，RCM 的 SRS[PIN] 位被置位。因此，应用软件可以通过读取该寄存器来检测外部引脚 RESET。

如果闪存选项寄存器 (FTFC_FOPT) 中的 RESET_PIN_CFG 被清除，则 RESET_B 引脚在 POR 后被禁用并且不能作为复位功能启用。选择此选项后，在 POR 斜坡期间可能会出现短暂的争用，此时器件在建立此选项的设置并释放引脚上的复位功能之前将引脚驱动为低电平。 RESET 引脚与标准 GPIO 相同。它可以作为伪开漏输出运行，因为输出级中还有一个 PMOS 器件。
该位通过系统复位和低功耗模式保留。当 RESET_B 引脚功能被禁用时，它不能用作低功耗模式唤醒的源。

注意 当通过 FSEC 寄存器禁用复位引脚并启用安全性时，只能通过设置 MDM-AP 寄存器中的整体擦除和系统复位请求字段来执行整体擦除。

复位线有一个内部上拉电阻。如果环境和客户应用程序嘈杂，可以添加一个外部上拉电阻（介于 10KOhmshms-100KOhms 之间）以避免发生偶发或意外复位。有关内部上拉电阻值的值，请参阅器件数据表。

尽管 MCU 并不直接需要复位线中的电容器。在某些情况下，为了增加进一步的 ESD 保护，需要在 RESET 引脚与地之间添加一个外部电容。必须根据应用的设计要求选择上拉电阻和电容的值。有关 MCU 可以检测到的最小 RESET 脉冲值，请参阅器件数据表。

6 模拟比较器接口

比较器 (CMP) 模块提供了一个电路，用于比较 S32K1xx 微控制器中的两个模拟输入电压。比较器电路设计为在整个电源电压范围内运行，称为轨到轨运行。 CMPO 在同相输入大于反相输入时为高电平，当同相输入小于反相输入时为低电平。

由于 MCU 引脚之间的电感/电容耦合，高速接口或任何 GPIO 的切换可能会给模拟或比较器输入引入一些噪声。串扰可能由彼此靠近或彼此交叉的 PCB 走线引入。为了避免和减轻高频噪声和任何耦合。请确保模拟比较器输入信号阻抗为 50K 或更低。（参见第 12 页的图 9）

将接地层和形状与敏感的模拟信号放在一起可以在 PCB 上提供屏蔽。应注意尽量减少 PCB 上这些类型信号的路径长度。这可以防止干扰和 I/O 串扰影响信号。由于大而扁平的导体图案，大量金属具有尽可能低的电阻和尽可能低的电感。接地层充当低阻抗返回路径，用于去耦由快速数字逻辑引起的高频电流。它还可以最大限度地减少电磁干扰/射频干扰 (EMI/RFI) 的辐射。另一方面，接地层还允许通过传输线（微带线或带状线）技术传输高速数字或模拟信号，其中需要受控阻抗。

7 通讯模块

7.1 LPUART 模块的LIN 接口

本地互连网络(LIN) 是一种串行通信协议，旨在支持汽车网络。作为分层网络的最低​​级别，当不需要 CAN 的所有功能时，LIN 可以与传感器和执行器进行经济高效的通信。
LPUART 模块的特性支持并包括：

        • LIN 主机和从机操作

        • 全双工、标准不归零 (NRZ) 格式

        • 可编程波特率（13 位模分频器），可配置的过采样率从4倍到32倍

        • 发送和接收波特率可以与总线时钟异步运行：

                — 波特率可以独立于总线时钟频率进行配置

                — 支持在停止模式下运行

        • 中断、DMA 或轮询操作：

                — 发送数据寄存器为空且发送完成

                — 接收数据寄存器已满

                — 接收溢出、奇偶校验错误、帧错误和噪声错误

                — 空闲接收器检测

                — 接收引脚上的有效边沿

                — 支持 LIN 的中断检测

                —接收数据匹配

        • 硬件奇偶校验生成和检查

        • 可编程 7 位、8 位、9 位或 10 位字符长度

        • 可编程 1 位或 2 位停止位

        • 三种接收器唤醒方法：

                — 空闲线唤醒

                —地址标记唤醒

                — 接收数据匹配

        • 自动地址匹配以减少 ISR 开销：

                — 地址标记匹配

                — 空闲行地址匹配

                — 地址匹配开始，地址匹配结束

        • 可选 13 位中断字符生成/11 位中断字符检测

        • 可配置空闲长度检测支持 1、2、4、8、16、32、64 或 128 个空闲字符

        • 可选择发送器输出和接收器输入极性

        • 硬件流控制支持请求发送 (RTS) 和清除发送 (CTS) 信号

        • 具有可编程脉冲宽度的可选 IrDA 1.4 归零反转 (RZI) 格式

        • 用于发送和接收的独立 FIFO 结构

                — 用于接收和发送请求的单独可配置水印

如果接收 FIFO 不为空，则接收器在可配置数量的空闲字符后断言请求的选项。

LIN 总线拓扑使用单个主机和多个节点，如下所示。将应用程序模块连接到车辆网络使它们可用于诊断和服务。

LIN 发送器是具有电流限制和过流发送器关断功能的低端 MOSFET。集成了具有串联二极管结构的可选内部上拉电阻，因此从节点中的应用无需外部上拉元件。要用作主节点，必须在 VBAT [电池电压] 和 LIN 总线之间并联一个与二极管串联的 1 kΩ 外部电阻器。从隐性到显性的下降时间和从显性到隐性的上升时间是可选择和控制的，以保证通信质量并减少 EMC 辐射。

7.1.1 LIN 组件数据

参考	部分	安装	注释
DMLIN	二极管	仅对主 ECU 强制	从 LIN 到 VSUP 的反极性保护
RML1 和 RML2	电阻：2 kΩ 功率损耗：250 mW 容差：1% 封装尺寸：1206 要求：整个主终端的最小额定功率必须 ≥ 500 mW	仅对主 ECU 强制	对于主 ECU 如果并联使用超过 2 个电阻，则必须以 1 kΩ 的总电阻 RM 和整个主终端的最小功率损耗的方式选择这些值。 对于从 ECU RMLIN1 和 RMLIN2 在 PCB 布局上不需要
C1	电容： 从 ECU：通常为 220 pF 主 ECU：从 560 pF 到从节点 [CSLAVE] 中的值的大约十倍，因此总线路电容较少依赖从节点的数量。 容差：10% 封装尺寸：0805 电压：≥50 V	强制	必须以满足 LIN 规范的方式选择主节点的值。
C2	电容： 封装尺寸：0805	可选	只有在获得相应 OEM 的明确书面许可时才允许安装可选部件。 靠近连接器放置。
ESD1	ESD保护 封装尺寸：0603-0805	可选	用于额外 ESD 保护部件的布局焊盘。 只有在获得相应 OEM 的明确书面许可时才允许安装可选部件。 靠近连接器放置。

 

7.2 FlexCAN 模块的CAN 接口

CAN 的物理层特性在ISO-11898-2 中规定。本标准规定了使用标称阻抗为 120 Ω（最小为 95 Ω，最大为 140 Ω）的平行线组成的电缆。出于电磁兼容性 (EMC) 的原因，通常需要使用屏蔽双绞线电缆，尽管 ISO-11898-2 也允许使用非屏蔽电缆。数据速率为 1 Mb 时，CAN 的最大线路长度为 40 米。然而，在较低的数据速率下，可能更长的线路是可能的。 ISO-11898-2 指定了线拓扑，各个节点使用短存根连接。

虽然并非专门用于汽车应用，但 CAN 协议旨在满足车辆串行数据总线的特定要求：实时处理、车辆 EMI 环境中的可靠运行、成本效益和所需带宽。

每个 CAN 站通过收发器设备物理连接到 CAN 总线。该收发器能够驱动 CAN 总线所需的大电流，并具有针对缺陷 CAN 或缺陷站的电流保护。带有 S32K1xx 微控制器的典型 CAN 系统如图 13 所示。第 17 页

FlexCAN 模块是 CAN 协议规范、具有灵活数据速率 (CAN FD) 协议的 CAN 和 CAN 2.0 版本 B 协议的完整实现，它支持标准和扩展消息帧以及高达 64 字节的长有效载荷，以更快的速度传输速率高达 8 Mbps。消息缓冲区存储在专用于 FlexCAN 模块的嵌入式 RAM 中。关于芯片中配置的报文缓冲区数量，请​​参见参考手册中的芯片配置详细信息。

与大多数其他 CAN 物理收发器一样，CANH、CANL 和 SPLIT 引脚可供设计人员根据应用端接总线。第 18 页的图 14. 和第 18 页的图 15. 显示了 CAN 节点终端的示例。

7.2.1 CAN 组件数据

参考	描述
	表示高速/中速轨道旁边的保护轨道。 连接保护轨道，使轨道的每一端都接地。至少每 500 mil 应将保护轨道连接到接地层。与任何受保护导体和防护轨道的间距不得超过 20 密耳。
CBUS1 和 CBUS2	电容器 CBUS1 和 CBUS2 不是特别需要的。出于 EMC 原因，可能会添加它们，在这种情况下，从任一总线到地的最大电容总和不得超过 300 pF。如果还需要齐纳堆栈，则齐纳堆栈的寄生电容也必须包含在总电容预算中。
Z1 和 Z2	齐纳堆叠 Z1 和 Z2 可能需要满足汽车 EMC 要求（尤其是 ESD）。这些设备应靠近连接器放置。
RTERM1、RTERM2 和 CCOM1	根据 CAN 网络中节点的位置，它可能需要特定的终端。 RTERM1、RTERM2 和 CCOM1 必须是它们有助于获得总电缆阻抗。在 CAN 网络的总线实现中，只有总线两端的两个节点具有终端电阻。未放置在 CAN 总线末端的节点没有终端。需要进行彻底的分析以维持 CAN 网络的这一要求。 收发器上的 SPLIT 引脚是可选的，设计人员可能会选择不使用它。该引脚有助于稳定 CAN 总线的隐性状态，并可在需要时通过软件启用或禁用。
LBUS1——共模扼流圈	CANH 和 CANL 线路上的共模扼流圈有助于减少耦合电磁干扰，满足汽车 EMC 要求。该扼流圈与收发器引脚上的瞬态抑制器一起可以大大降低耦合电磁噪声和高频瞬态。 LBUS1 不是特别需要的。

 

7.2.2 CAN 终端

在传输线中，有两条电流路径，一条将电流从驱动器传送到接收器，另一条提供返回驱动器的返回路径。 CAN 传输线更复杂，因为有两个信号共享一个公共端接和一个接地返回路径。对于可靠的 CAN 通信，传输线中的反射必须尽可能小。这只能通过适当的电缆端接来完成。第 20 页的图 16 和第 20 页的图 17 演示了两种 CAN 终端方案。

在信号转换期间和之后，反射发生得非常快。在长线上，反射更有可能持续足够长的时间以导致接收器误读逻辑电平。在短线上，反射发生得更快，并且对接收到的逻辑电平没有影响。

7.2.2.1 并行端接

在CAN 应用中，总线的两端都必须端接，因为总线上的任何节点都可以发送/接收数据。链路的每一端都有一个与电缆的特性阻抗相等的端接电阻，尽管端接电阻的推荐值通常为 120 Ω（最小为 100 Ω，最大为 130 Ω）。

无论连接了多少节点，网络中的终端电阻都不应超过两个，因为额外的终端会给驱动器带来额外的负载。 ISO-11898-2 建议不要将终端电阻器集成到节点中，而是在总线的最远端连接独立的终端电阻器。这是为了避免在包含该电阻器的节点断开时丢失端接电阻器。该概念也适用于避免将两个以上的终端电阻器连接到总线，或将终端电阻器放置在总线的其他点而不是两端。

7.2.2.2 带有共模滤波的并联端接

为了进一步提高信号质量，将两端的端接电阻一分为二，并在两个电阻之间放置一个滤波电容 CSPLIT。这可以过滤来自总线的不需要的高频噪声并减少共模辐射。

7.3 集成电路间IIC

内部集成电路 (IIC) 总线是一种两线双向串行总线，它提供了一种简单、有效的设备间数据交换方法。作为两线设备，IIC 总线最大限度地减少了对设备之间大量连接的需求，并消除了对地址解码器的需求。该总线适用于需要在多个设备之间偶尔进行短距离通信的应用。它还提供了灵活性，允许将其他设备连接到总线以进行进一步扩展和系统开发。 SDA 和 SCL 都是双向线，通过上拉电阻连接到正电源电压（参见第 21 页的图 18。当总线空闲时，两条线都为高电平。连接到总线的设备的输出级必须具有开漏或开集以执行线与功能。该接口设计为在最大总线负载和时序下以高达 100 kbps 的速度运行。该器件能够以更高的波特率运行，最高可达最大值时钟/20, 减少总线负载. 最大通信长度和可以连接的设备数量受最大总线电容 400 pF 的限制。

 

7.4 以太网MAC 接口

MII/RMII 接口信号可以直接路由到MAC-NET 接口，但是为了抑制EMI，可以考虑在RXCLK、TXCLK 和所有RX/TX 信号上串联终端电阻。 MII/RMII 系列终端应放置在距离以太网物理接口 100 以内，并路由到不间断的参考平面。 33-50 欧姆串联端接电阻器一直是改善 EMI 的良好推荐值。

尽管 RMII 和 MII 是同步总线架构，但仍有许多因素限制了信号走线长度。走线越长，信号在目的地的衰减越大，因此更容易受到噪声干扰。较长的走线也可用作天线，如果在表层运行，则会增加 EMI 辐射。如果长迹线在噪声信号附近或附近运行，则不需要的信号可能会作为串扰耦合进来。建议使信号走线长度尽可能短。理想情况下，将痕迹保持在 6 英寸以下。还建议在 MII 或 RMII 总线上将走线长度匹配到 2.0 英寸以内。迹线长度的显着差异可能导致数据时序问题。在整个设计过程中尽量减少过孔的使用。过孔为信号迹线增加电容。与任何高速数据信号一样，良好的设计实践要求在整个数据路径中保持阻抗并避免短截线。

MII 信令：第 23 页的图 20 显示了 MII 接口中的 PHY-MAC 和 MAC-MAC 连接。数据通过 4 位宽的数据半字节 TXD[3:0] 和 RXD[3:0] 进行交换。数据传输与发送 (TX_CLK) 和接收 (RX_CLK) 时钟同步。对于 PHY-MAC 接口，两个时钟信号均由 PHY 提供，并且通常源自以标称 25 MHz 运行的外部晶振或开关上的 CLK_OUT 信号。当以太网交换机配置为 MAC-MAC 通信时，交换机提供时钟并像 PHY 一样工作。

RMII 信令：RMII 数据通过 2 位数据信号 TXD[1:0] 和 RXD[1:0] 进行交换，如第 23 页上的图 21 所示。
发送和接收信号与共享参考时钟 REF_CLK 同步。

 

8 Quad 串行外设接口

S32K1xx 有一个 QuadSPI 实例。 Quad Serial Peripheral Interface (QuadSPI) 模块用作外部串行闪存设备的接口。它分别支持多达 4 条和 8 条双向数据线的 SDR 和 HyperRAM 模式。 QuadSPI 支持 A 侧和 B 侧。 QuadSPI 的 A 侧连接到快速焊盘 (80 mA)，而 B 侧连接到 20 mA 焊盘。请参阅数据表了解操作值。

在任何给定的应用程序中只支持一个外部存储器，并且不允许同时运行 QuadSPI 的 A 侧和 B 侧。因此，可以支持以下外部存储器选项：

        • A 侧的单 Quad Flash

        • B 侧的单个 HyperRAM

        • B 侧的单个 Quad Flash。

 

数据和时钟信号终止：随着微处理器的速度和性能提高到更高的极限，时钟的生成和分配变得更加困难。需要受控和精确的时钟分配技术来维持同步系统。时钟信号质量和偏差是分配时钟信号的两个主要问题。在更高的频率和相关的快速边沿速率下，长走线表现得像传输线。由于传输线端接不良，会出现回铃、过冲和下冲。它们会导致信号质量差、切换错误，并且在极端情况下会造成损坏。

鉴于 25-33 欧姆的有效输出驱动器强度和 50 欧姆的传输线特性阻抗，应在输出驱动器附近添加终端电阻，以最大限度地减少反射，如下所示。

数据信号路由：为了保持从微控制器到 IC 存储器的数据传输的正确时序，PCB 数据走线应与从微控制器到 IC 存储器的时钟走线具有相同的长度和时间延迟。数据信号应使用受控阻抗走线进行布线，以减少信号反射。避免使用 90° 角的布线走线。建议当走线需要改变方向时，切掉拐角并平滑走线。为了进一步提高信号完整性，请避免使用多个信号层进行数据信号路由。所有的信号走线都应该有一个连续且坚固的参考平面，可以是 GND 或 VDD。

时钟信号路由：在高速同步数据传输中，PCB 设计中良好的信号完整性至关重要，尤其是对于时钟信号、SCLK 和 DQS。在路由时钟信号时，应特别注意。建议采用以下做法。
        • 运行时钟信号至少-w3w 的迹线宽度，使其远离所有其他信号迹线。这有助于保持时钟信号免受串扰噪声的影响。
        • 对整个时钟信号路径使用尽可能少的过孔。过孔会引起阻抗变化和信号反射。
        • 所有的信号走线都应该有一个坚实的参考平面，无论是GND 还是VCC。
        • 尽可能笔直地运行时钟走线，避免使用蛇形布线。
        • 在下一层保持一个连续的地面作为参考平面。
        • 使用受控阻抗布线时钟走线。
        • 通过使用更宽的间距将时钟信号与其他信号分开，以防止时钟信号受到干扰或串扰。数据总线应以与时钟参考相匹配的长度布线。建议匹配长度在± 50 mils 以内。

 

9 未使用的引脚

未使用的数字和模拟引脚必须悬空。在软件中，应用程序应确保 MCU 的端口功能为“禁用”。 DISABLED 功能是所有未初始化引脚的默认状态。

10 一般电路板布局指南

10.1 走线建议

走线中的直角会导致更多辐射。拐角区域的电容增加，特性阻抗发生变化。这种阻抗变化会引起反射。避免走线中的直角弯曲，并尝试使用至少两个 45° 角进行布线。为了尽量减少任何阻抗变化，最好的布线是圆弯，如图 27. （第 27 页）所示。

为了最大限度地减少串扰，不仅在一层上的两个信号之间，而且在相邻层之间，将它们彼此布线为 90°。

复杂板子布线时需要使用过孔；使用它们时必须小心。这些增加了额外的电容和电感，并且由于特性阻抗的变化而发生反射。过孔也会增加走线长度。使用差分信号时，在两条迹线中使用过孔或补偿另一条迹线中的延迟。

10.2 接地

接地技术适用于多层和单层 PCB。接地技术的目标是最小化接地阻抗，从而降低从电路返回到电源的接地回路的电位。
        • 将高速信号布线在坚固且完整的接地层之上。
        • 不要将接地层分成模拟、数字和电源引脚的单独层。建议使用单个连续接地层。
        • 在靠近微控制器引脚的任何区域附近不应有任何类型的浮动金属/形状。在信号平面的未使用区域填充铜，并通过通孔将这些铜连接到接地平面。

10.3 EMI/EMC 和 ESD 布局注意事项

这些注意事项对于所有系统和电路板设计都很重要。尽管这背后的理论得到了很好的解释，但每个电路板和系统都以自己的方式体验到这一点。涉及到许多与 PCB 和组件相关的变量。

本应用笔记不涉及电磁理论或解释用于对抗效应的不同技术的原因，但它考虑了最推荐应用于 CMOS 电路的效应和解决方案。 EMI 是干扰电子设备运行的射频能量。这种射频能量可以由设备本身或附近的其他设备产生。为您的系统研究 EMC​​ 可以测试您的系统成功运行的能力，以抵消来自其周围设备和系统的计划外电磁干扰的影响。电磁噪声或干扰通过两种介质传播：传导和辐射。

 设计考虑范围缩小到：

        • 电路板的辐射和传导 EMI 应低于您所遵循的标准所允许的水平。

        • 电路板能够成功抵消来自其周围其他系统的辐射和传导电磁能 (EMC)。
系统的 EMI 源由多个组件组成，例如 PCB、连接器、电缆等。 PCB 在辐射高频噪声方面起着主要作用。在更高的频率和快速切换的电流和电压下，PCB 走线成为辐射电磁能量的有效天线；例如，一个大的信号环路和相应的接地。五个主要辐射源是：在迹线上传播的数字信号、电流返回环路区域、电源滤波或去耦不足、传输线效应以及电源和接地层不足。快速开关时钟、外部总线和 PWM 信号用作控制输出和开关电源。电源是 EMI 的另一个主要贡献者。 RF 信号可以从电路板的一个部分传播到另一部分，从而形成 EMI。开关电源辐射的能量可能无法通过 EMI 测试。这是一个庞大的主题，有许多书籍、文章和白皮书详细介绍了其背后的理论以及对抗其影响的设计标准。
就 EMI/EMC 和 ESD 问题而言，每个电路板或系统都是不同的，需要自己的解决方案。
但是，减少不必要的电磁能量产生的通用准则如下所示：

        • 确保电源的额定值适合应用并使用去耦电容器进行了优化。

        • 在电源上提供足够的滤波电容。大容量/旁路和去耦电容应具有低等效串联电感 (ESL)。

        • 如果布线层上有可用空间，则创建地平面。使用过孔将这些接地区域连接到接地层。

        • 使电流回路尽可能小。添加尽可能多的去耦电容。始终应用当前的返回规则以减少循环区域。

        • 使高速信号远离其他信号，尤其是远离输入和输出端口或连接器。

11 PCB 层堆叠

为了达到信号完整性和性能要求，建议至少使用四层 PCB 来实现以太网应用和系统。对于四层、六层和八层板，建议使用以下叠层，尽管其他选项也是可能的。

 

12 注入电流

所有引脚均采用保护二极管，可防止静电放电 (ESD)。在许多情况下，数字和模拟引脚都需要连接到高于器件引脚工作电压的电压。除了提供 ESD 保护外，这些二极管结构还将电压钳位到高于该引脚段电源的二极管压降。这是允许的，只要电流注入按照设备规范中的定义进行限制。可以通过在信号上添加一个串联电阻来限制电流。只要低于最大注入电流规格，输入保护二极管就会将引脚上的电压保持在安全水平（根据器件的绝对最大额定值）。

如需更多参考，请参阅 AN4731。

 

13 参考

        • 晶体振荡器故障排除指南 - NXP Semiconductors

        • AN2049 晶体反馈的一些特性和设计说明 ...

        • AN10853 IC 的 ESD 和 EMC 灵敏度 - NXP Semiconductors

        • AN2321：板级电磁兼容性设计 - NXP Semiconductors

        • AN10897 ESD 和 EMC 设计指南