ddr4(2)——EMIF IP使用

已于 2024-01-15 16:41:47 修改
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于 2024-01-12 11:15:16 首次发布
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Intel 手册UG-20218
一、物理位置

芯片边缘的两行

 图 芯片IObank分布

其中校验IO SSMs的位于芯片的2B和3B Bank。

二、I/O SSM

每一行有一个子系统管理器（Subsystem manager,SSM），负责IO行上的所有外部EMIF（包括DDR4、QDR-IV）。I/O SSM包括专用存储器，用于存储校准算法和校准运行时间数据。每个EMIF实例必须通过外部内存接口校准IP连接到I/O SSM。

每个I/O行只允许使用一个校准IP。

三、I/O Bank架构和I/O Lane

图 I/O Bank架构

Bank包含2个子bank，每个子bank分为4个lane

表 管脚序号和Lane的对应关系

Lily4801
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