专业基础笔试&面试积累
limanjihe
这个作者很懒,什么都没留下…
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verilog笔试题
Use verilog hdl to implement a flip-flop with synchronous RESET and SET, a Flip-flop with asynchronous RESET and SET.always@(posedge clk or negedge reset or posedge set)beginif(set)Q<=1;else if(!re转载 2015-10-22 20:06:19 · 4004 阅读 · 0 评论 -
分频电路
第一次写技术性的blog,就先选择一个看似简单的话题吧。 无论从算法上还是逻辑上,这个题目都非常简单,但是对于ASIC工程师,恐怕却是一个不小的挑战。 首先,看看我们的目标: 很简单吧,只要在响应的输入时钟沿上产生输出的翻转就可以了。但是对于ASIC工程师,却有很多东西是值得讨论的。 1.行为级的实现是非常简单的,只要你会写转载 2016-09-27 00:05:02 · 2214 阅读 · 0 评论 -
IC设计流程概述
芯片设计流程概述芯片设计分为前端设计和后端设计,前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限,涉及到与工艺有关的设计就是后端设计。1. 规格制定芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求。2. 详细设计Fabl转载 2016-09-26 21:59:55 · 11384 阅读 · 4 评论 -
定点数运算
图1:原补码关系图补码的设计目的: (1)使符号位能与有效值部分一起参加运算,从而简化运算规则. (2)使减法运算转换为加法运算,进一步简化计算机中运算器的线路设计 所有这些转换都是在计算机的最底层进行的,而在我们使用的汇编、C等其他高级语言中使用的都是原码。定点数运算包括移位、加、减、乘、除几种。一、移位运算 1.移位的意义 移位运算转载 2016-09-05 15:21:00 · 32197 阅读 · 3 评论 -
原码, 反码, 补码 详解
reference : http://www.cnblogs.com/zhangziqiu/archive/2011/03/30/ComputerCode.html本篇文章讲解了计算机的原码, 反码和补码. 并且进行了深入探求了为何要使用反码和补码, 以及更进一步的论证了为何可以用反码, 补码的加法计算原码的减法. 论证部分如有不对的地方请各位牛人帮忙指正! 希望本文对大家学习计算机基础有转载 2016-09-05 15:31:22 · 1467 阅读 · 2 评论 -
亚稳态和毛刺小结
1首先介绍一下建立时间和保持时间的基本概念:1.1建立时间和保持时间:转载 2016-09-03 19:33:55 · 4452 阅读 · 0 评论 -
基础笔试(1)
1、 同步电路和异步电路的区别是什么?异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,但它同时也用在时序电路中,此时它没有统一的时钟,状态变化的时刻是不稳定的,通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化,以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间,待下面介绍。 同步电路是由原创 2016-08-31 09:18:07 · 1541 阅读 · 0 评论 -
亚稳态和毛刺—— Meta-stability and Hazard
亚稳态和毛刺—— Meta-stability and Hazard我们在芯片设计与调试中,一定曾经遇到过一些诡异的问题。比如芯片的某一部分莫名其妙的复位却并没有故障记录、比如有的问题上下电和复位表现不一。甚至在有的FPGA项目后期,每一次重布局布线都是对人品的考验,祈祷在下一个版本中,Voldemort不会出现。根本原因是多方面的,但是不难发现亚稳态和毛刺的影子。原创 2016-09-03 18:42:56 · 2904 阅读 · 0 评论 -
边沿检测和异步复位
reference : http://www.cnblogs.com/funny-xiaomao/archive/2012/06/20/2556202.html最近要应付考试,还要准备六级,学FPGA的时间自然就少了。考完六级就好了,不过貌似这次可能又过不了了。这几天做了下边沿检测和异步复位同步释放的实验。突然觉得那么不好理解的东西现在觉得还蛮有意思的。 边沿检测。以前做按键消抖转载 2016-09-01 11:04:09 · 1026 阅读 · 0 评论 -
三段状态机的思维陷阱
reference: http://bbs.ednchina.com/BLOG_ARTICLE_3003230.HTM 用三段式描述状态机的好处,国内外各位大牛都已经说的很多了,大致可归为以下三点:1.将组合逻辑和时序逻辑分开,利于综合器分析优化和程序维护;2.更符合设计的思维习惯;3.代码少,比一段式状态机更简洁。 对于第一点,我非常认可,后两点在Clifford转载 2016-08-31 11:30:15 · 1041 阅读 · 0 评论 -
异或^的几个应用(verilog)
reference : http://www.cnblogs.com/danh/archive/2010/12/24/1915810.html (博客有参考价值)一、交换两个整数的值而不必用第三个参数a = 9;b = 11;a=a^b; 1001^1011=0010b=b^a; 1011^0010=1001a=a^b; 0010^1001=10原创 2016-08-31 11:09:05 · 58998 阅读 · 2 评论 -
用Verilog语言实现奇数倍分频电路3分频、5分频、7分频
reference : http://blog.chinaunix.net/uid-24765042-id-2585201.html http://blog.sina.com.cn/s/blog_74da86160100w629.html 分频器是FPGA设计中使用频率非常高的基本设计之一,尽管在目前大部分设计中,广泛使用芯片厂家集成的锁相转载 2016-08-31 11:24:54 · 44045 阅读 · 2 评论 -
异步FIFO的FPGA实现
REFERCE:http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html 本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》,同时加上一些自己的一些理解,有兴趣的朋友可以阅读原转载 2016-08-31 09:38:14 · 684 阅读 · 0 评论 -
OC门
reference: http://www.cnblogs.com/xiangxiangyuan/p/3787831.html (其他总结也精彩)OC(open collector)门,又称集电极开路门。OD门(Open Drain,漏极开路门,对场效应管而言)。实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上,将这些与非门上的数据(状态电平)用同一条导线输送转载 2016-08-31 10:14:48 · 18298 阅读 · 0 评论 -
对Setup time 和Hold time计算关系的理解
http://write.blog.csdn.net/mdeditor http://write.blog.csdn.net/mdeditor有个著名的笔试题,这样说道:时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min,该触发器的数据输出延时为Tco。组合逻辑电 路最大延迟为 T2max,最小为T2min。假设D1在前,D2去采样D1的数据(实际就是对图2的文字描述),问转载 2017-11-28 00:48:26 · 9288 阅读 · 0 评论