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数字IC设计流程及详解
limanjihe
这个作者很懒,什么都没留下…
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ModelSim仿真流程
1、 运行ModelSim,如果上一次使用ModelSim建立过工程,这时候会自动打开上一次所建立的工程;2、 点击File->New->Project,在Project Name中我们输入建立的工程名,在Project Location中输入工程保存的路径,注意ModelSim不能为一个工程自动建立一个目录,这里我们最好是自己在Project Location中输入路径来为工程建立目录,转载 2015-03-20 22:21:37 · 1248 阅读 · 0 评论 -
处女项目后关于IC验证经验的总结
reference : http://www.cnblogs.com/jyaray/archive/2011/05/11/2043091.html完整的、详细的设计规范是验证工作的重要起点。验证工作根据设计规范(specification)进行,详细的spec是RTL代码编写工作的依据,也是验证工作的依据。当验证过程发现DUT的响应与testbench预计的不符时,需要根据spec判断转载 2016-09-02 09:25:57 · 4562 阅读 · 0 评论 -
DC 概论之一 setup time 与 hold time(1)
http://www.blogbus.com/bb2hh-logs/20463915.html ic代码的综合过程可以说就是时序分析过程,dc会将设计打散成一个个路经,这些路经上有cell延迟和net延迟,然后dc会根据你加的约束,来映射库中符合这种延迟以及驱动的器件。从而达到综合的目的。dc的所有时序约束基础差不多就是setup time 和 hold time。 可以用下面的图转载 2016-09-04 20:23:48 · 3071 阅读 · 0 评论 -
SDC时序约束(1)- create_clock
扩展:http://wenku.baidu.com/link?url=akY_aflyoIkbmsuXXcIOs99iPGX1KvMhJaQy7lW1HNudc-0tInCosJVuc-R_iB8y9Y2M2E4uC503RiXlPS5rDoddK27AlnqYCYSBCA96d1SSTA : http://wenku.baidu.com/view/966cd84ffe4733687e21转载 2016-08-26 09:33:40 · 37672 阅读 · 3 评论 -
时序约束,STA的Q&A
STA(17)(1) clockQ1.1什么是同步时钟?时钟频率是整倍数,并且相互之间的相位是固定而且相差可预知的,才可以称得上是同步时钟。其他的都算异步时钟。比如,5M,10M是同步2M,3M一般算异步一个时钟,输出到另一个芯片中,转一圈后,以同样的频率返回到自己的芯片,因为无法确定时钟在另一个芯片里面的latency,所以输出的时钟与输入的时钟算异步一个转载 2016-08-26 10:04:23 · 4022 阅读 · 0 评论 -
记一次模块综合的步骤
一: 在synth/peri下, make clean;make dir 生成gate/ddc/sdc路径 make clean;make rsip_epwm.ddc 运行; 生成gate/rsip_epwm.vg 即为网表netlist alib-52 ddc gate原创 2016-08-26 10:37:45 · 664 阅读 · 0 评论 -
IC设计流程概述
芯片设计流程概述芯片设计分为前端设计和后端设计,前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限,涉及到与工艺有关的设计就是后端设计。1. 规格制定芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求。2. 详细设计Fabl转载 2016-09-26 21:59:55 · 11367 阅读 · 4 评论