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解压 语法：tar [主选项+辅选项] 文件或者目录使用该命令时，主选项是必须要有的，它告诉tar要做什么事情，辅选项是辅助使用的，可以选用。主选项：c 创建新的档案文件。如果用户想备份一个目录或是一些文件，就要选择这个选项。相当于打包。x 从档案文件中释放文件。相当于拆包。t 列出档案文件的内容，查看已经备份了哪些文件。特别注意，在参数的下达中， c/x/t 仅能存在一个！不可同时存在！因为不可

Systemverilog数据类型l       合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0] [7:0] bytes   ；2）二维数组和合并

搭建SoC项目的Testbench写这个文档的目的是让大家对搭建SoC项目的Testbench有一个比较清晰的认识，可以根据这个文档来一步一步的搭建起一个SoC项目的基本的testbench。本文档重点是指导大家搭建基本环境，以及能解决搭建Testbench过程中容易遗漏的问题或者容易遇到的“地雷”。我搭的SoC项目的testbench会有一些相对特殊的点：1） 要有嵌入式的软件。这里包括两部分，

引言验证方法学手册即为《Verification Methodology Manual》的直译。　　VMM是大规模集成电路(IC)设计验证领域的一种高级验证方法学。　　VMM验证方法学主要由ARM和synopsys公司的设计验证领域的专家共同设计，用于开发先进的验证环境。　　VMM验证方法学的语言基础是systemverilog语言。它所有的方法学基础都是来自于systemveri

reference : http://blog.sina.com.cn/s/blog_4c270c730101f6mw.html    断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法：1. SVA的插入位置：在一个.v文件

Callback机制，其实是使用OOP来实现的一种程序开发者向程序使用者提供的模块内部的接口。可以在Test_case的高度改变其他component的一些行为。Systemverilog中已经提供的Callback函数pre_randomize，post_randomize。对于UVM和VIP来说，其他的CallBack函数都是自己程序的开发者事先 留下的hook。     rand

UVM：2.2只有driver的验证平台->2.2.1最简单的验证平台1.DUT代码如下：[html] view plain copy module dut(clk,             rst_n,              rxd,             rx_dv,             txd,             tx_en

reference : http://www.cnblogs.com/-9-8/p/4465746.html (有参考价值)UVM中的regmodel继承自VMM的RAL（Register Abstract Layer），现在可以先将寄存器模型进行XML建模，再通过Synopsys         家的工具ralgen来直接生成regmodel，提供后门访问，十分方便。 寄存器

reference:http://www.cnblogs.com/coderzh/archive/2009/03/29/1424344.html代码覆盖率浅谈在做单元测试时，代码覆盖率常常被拿来作为衡量测试好坏的指标，甚至，用代码覆盖率来考核测试任务完成情况，比如，代码覆盖率必须达到80％或 90％。于是乎，测试人员费尽心思设计案例覆盖代码。用代码覆盖率来衡

1. What is clocking block?Ans: Clocking block can be declared using the keywords clocking and endclocking. A clocking block is mainly used in the testbench in order to         avoid race condition

之所以第二篇讲进程和线程这两个玩意儿，是因为我栽倒在这上面很多次了，包含但不限于：（1）N早之前进行的若干次笔试，题目中总会出现一到两道关于进程和线程的小题目，以选择题为主；（2）上上上周的人民搜索一面，上周的百度二面。我对于进程和线程模凌两可的理解，源于我华丽丽地错过了《操作系统》这门计算机专业必修课，究其原因：本科非计算机/软件专业。找借口=等死。栽倒了多次不要怕，今天我会讲清

之前一直对进程间和线程间的通信方式搞混，今天对它们总结一下。一、进程间的通信方式# 管道( pipe )：管道是一种半双工的通信方式，数据只能单向流动，而且只能在具有亲缘关系的进程间使用。进程的亲缘关系通常是指父子进程关系。# 有名管道 (namedpipe) ： 有名管道也是半双工的通信方式，但是它允许无亲缘关系进程间的通信。# 信号量(semophore ) ： 信号量是一

我的老师之前就从事的是验证的工作，所以受他影响我也希望自己可以做验证方面的工作。但是真正开始接触这方面发现，验证比设计是更难更重要的存在诶（个人观点） 而且发现验证工作对编程能力要求很高？所以小白在此求助： 1 验证工作需要哪些知识？（比如：脚本语言，system verilog） 2 验证方法学是必须的吗？验证方法学应该怎么学呢？（因为我们有验证这门课程，但是在课程中主要讲system ve

http://mp.weixin.qq.com/s?__biz=MzAxOTIxNTg0Mg==&mid=207468434&idx=5&sn=456b44a1deb57fea0a02cddf061e2f64&scene=2&srcid=1130idtzm1vWuRQb8rEuJW3F&from=timeline&isappinstalled=0&uin=MjgxNjQxNDI4MA%3D%3D&k

SystemVerilog语言简介 SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和...