高内聚 松耦合 高扇入 低扇出

1:高扇入
扇入?扇入是什么东东?我以前还真不知道,仔细一看原来就是指被其它类或方法引用。那高扇入也就是说你这个类/方法…被很多其它类引用了。也就是利用率很高了。按照我的想法如果段代码我连写了三次,我就会把它单独作为一个方法或类

2: 低扇出
扇出自然就是引用其它类或方法了.按Bob大叔的说法,扇出越高,类就越不稳定,因为任何一个引用对象出问题了,这个类也就会出问题。另外McConnell 说了:引用超过约七个就算高扇出了. 对其它类的引用过多,导致该类不稳定(取决所有引用类)

3:松耦合
作为软件设计的军规之一。各部分的关联越少意味着你在测试,集成,维护的时候可以轻松不止一点点。

4:高内聚
也就是说一个类特别是一个方法应该专注于一件事。比如你的 I男朋友可以有陪女朋友()方法,但就不可以有写代码()方法。因为写代码()方法是I程序员接口才有的.
而在陪女朋友()方法中你不可以顺便就将花钱这个操作加在里面,因为偶尔有一次陪女友是陪她在家看电视的,自然也就不需花钱了

转载自:https://blog.csdn.net/xiongyingcai/article/details/14051461

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在Verilog中,扇入是指门电路允许的输入端数目,而扇是指一个门的输端所驱动同类型门的个数,或称负载能力。一般门电路的扇入系数为1-5,最多不超过8,而扇系数为8,驱动器的扇系数可达25。扇入和扇系数都是衡量门电路负载能力的重要指标。 在Verilog中,一个模块的扇入是指有多少个上级模块调用它。扇入越大,表示该模块被更多的上级模块共享,这是我们所希望的。然而,为了获得扇入,我们不能不惜代价地将彼此无关的功能凑在一起构成一个模块,因为这样的模块内聚程度会降低,这是我们应该避免的。 在Verilog中,信号可能会因为布线拥塞而现时序问题。为了规避这个问题,常用的方法是通过寄存器复制的方式降低扇,可以通过MAX_FANOUT参数来实现寄存器复制。 这样可以有效地解决布线拥塞和时序问题。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* [【转】关于 FPGA 内部信号扇入](https://blog.csdn.net/li395706235/article/details/81558977)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *3* [Vivado综合属性之MAX_FANOUT](https://blog.csdn.net/LIYUANNIAN/article/details/128605094)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]

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