FPGA
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mkelehk
「可以做」跟「做得好」相差很远!
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xilinx低延时视频编解码方案
xilinx的Zynq® UltraScale+™ MPSoCs(EV系列,ZCU106开发板)有一个视频编解码硬核VCU,能实现多种profile/level的H264/H265编解码能力,最高支持一路3840x2160@60或4096x2160@60 yuv422的分辨率,支持yuv422 10 bit HDR等,详细请参考《PG252》文档。 总共支持4种不同延时的编解码能力: VCU的软件框架使用了Gstreamer跨平台多媒体处理框架,可...原创 2020-09-18 00:03:20 · 7902 阅读 · 6 评论 -
Xilinx Artix7视频裁剪问题探讨
参考:https://www.cnblogs.com/jamesnt/p/3535073.html《ug472_7Series_Clocking.pdf》《pg065-clk-wiz.pdf》为了将一个3840x2160@30的视频裁剪为4路1920x1080@30输出,我使用了Xilinx 的XC7A35T-2FGG484C进行裁剪,用4颗HDMI1.4a Transmitter(s...原创 2020-04-17 14:16:29 · 624 阅读 · 0 评论 -
开源硬件USB抓包及协议分析工具分享
USB抓包工具属于小众产品,开源的就更少了!!USB抓包工具分为纯软件的和硬件的两种,纯软件usb抓包工具需要在系统能正确枚举usb设备的前提下才能让内核的钩子函数捕抓到数据,而后者在usb不正常时也能捕捉到链路数据(令牌包等),属于更底层的抓包方式。一、我用过的并且好用的纯软件USB抓包工具有:1.USBlyzer(能很方便的帮你分析出HID报告描述符等等)2.Bus Hound...原创 2020-01-10 18:43:23 · 27889 阅读 · 5 评论 -
ZYNQ-Miz702 VIVADO 开发环境建立(第一章 )
1.1 VIVADO软件介绍“一提起Xilinx的开发环境,人们总是先会想起ISE,而对Vivado不甚了解。其实,Vivado是Xilinx公司于2012推出的新一代集成设计 环境。虽然目前其流行度并不高,但可以说Vivado代表了未来Xilinx FPGA开发环境的变化趋势。所以,作为一个XilinxFPGA的开发使用 者,学习掌握Vivado是趋势,也是必然。作为开发者,首先肯定有以下...转载 2016-10-01 21:44:49 · 1781 阅读 · 0 评论 -
vivado 设置多线程编译
在VIVADO中一个run编译时支持的线程数如下表:(综合时一般是2线程) PlaceRouteWindows默认22Linux默认44Windows开启maxThreads=844Linux开启maxThreads=888设置多线程的命令为: set_param general.maxThreads 4读取当前线程数的命令: 为get_param general.maxThreads转自ht...转载 2018-04-04 23:08:48 · 2233 阅读 · 0 评论 -
使用vivado的ila在线调试
可以在rtl代码中添加(*mark_debug = "true"*)属性来修饰变量,但不好!我一般是新建一个xdc文件(不要在原本的约束文件上添加,因为vivado会自动添加一些ila的约束到文件后面,需要分割开来,便于解耦),在里面添加约束:如,set_property MARK_DEBUG true [get_nets yc_hs]set_property MARK_DEBUG true [g...原创 2018-04-27 23:15:57 · 11190 阅读 · 1 评论 -
vivado仿真ddr3读写模块
一、假设由vivado创建的DDR IP核名称为“ddr3”,则存在如下的目录结构:├─ddr3│ ├─docs│ ├─example_design│ │ ├─par│ │ ├─rtl│ │ │ └─traffic_gen│ │ ├─sim│ │ └─synth│ └─user_design│ ├─constraints│ └─rtl│ ...原创 2018-06-26 22:27:22 · 6358 阅读 · 1 评论 -
vivado查看原理图
使用vivado对verilog代码综合后,左边的“Flow Navigator”一列点开后可以看到原理图,但发现生成的全是LUT之类的,以我的水平根本没法阅读嘛!! 后来请教大家发现有个好用的、友好的原理图,这个原理图跟数字电路里面的符号类似,这样容易看多了。对照源码来查看原理图,收获颇多。建议像我这样的初学者可以多打开这个原理图来看看,看下自己写的代码是不是按照自己的思路来生成,...原创 2018-07-14 18:00:56 · 32589 阅读 · 2 评论 -
下载ARM Cortex M0核的RTL源码
到ARM官网的DesignStart,注册账号后打开下面链接:https://developer.arm.com/products/designstart/eval会有如下按钮:Apply now Free Cortex-M0 Eval Free Cortex-M3 Eval 选择Free Cortex-M0 Eval就会到下载M0内...原创 2018-08-02 23:33:02 · 6813 阅读 · 2 评论 -
centos安装vivado2017.4 cable 驱动
转自/参考https://blog.csdn.net/xiao_yao_ke/article/details/82423716centos 安装vivado2017.4 usb cable驱动 cd /home/default/Xilinx/Vivado/2017.4/data/xicom/cable_drivers/lin64/install_script/install_driver...转载 2018-09-17 15:18:59 · 1018 阅读 · 0 评论 -
vivado新建工程时的小记录
vivado是xilinx FPGA的IDE,现在新器件基本就用这个工具来开发了,ISE已不更新了!刚接触vivado时发现它比较啰嗦,生成的文件夹和无用文件太多,到现在为止,我还是这样觉得!新建vivado工程很容易,自己的工程最好使用自己创建好的文件夹比方说:创建sii9022a的工程,则在sii9022a目录下安放好“”千篇一律”的ip、rtl、prj、sim、sdc等文件夹:...原创 2018-10-06 16:35:02 · 932 阅读 · 0 评论 -
Vivado开发工具熟悉之XDC约束文件
Vivado开发工具的使用之前已经有了比较多的了解,在建立工程图形化界面操作这里已经不存在什么问题,不论是IP核,embedded system(block design),还是添加约束,编译流程,流程已经打通了。但是在实际工程移植过程中,发现Vivado开发中最不一样的地方还是约束这里,这里把约束相关的一些与ISE不同的地方,和Vivado新增加的关于约束的工具总结一下。1,vivado...转载 2019-01-24 17:05:03 · 16131 阅读 · 0 评论 -
如何理解D触发器
D触发器在FPGA里用得很多,但我经常无法理解D触发器为什么能对数据延迟一个时钟周期(打一拍)。下面从信号处理的角度来谈一下我的理解。如发现理解有误,烦请留言指正。D触发器形如:`timescale 1ns/1psmodule d_flip_flop( input clk, input rst_n, input d, output reg q )...原创 2019-06-13 00:06:31 · 17900 阅读 · 2 评论 -
三段式状态机的思维陷阱
转载自http://blog.chinaaet.com/maybeomustbe/p/26661用三段式描述状态机的好处,国内外各位大牛都已经说的很多了,大致可归为以下三点:1.将组合逻辑和时序逻辑分开,利于综合器分析优化和程序维护;2.更符合设计的思维习惯;3.代码少,比一段式状态机更简洁。 对于第一点,我非常认可,后两点在Clifford E. Cumming...转载 2019-07-29 00:20:36 · 840 阅读 · 0 评论 -
FPGA实现BT.1120编码
仅作参考,modulesim仿真通过,未做时序优化研究了两天的BT1120规范,以及CEA-861-D视频时序,找到了一些对应关系(见我另外一篇文章《视频时序与BT1120的关系》)。于是写了如下的verilog代码,可对接sii9134芯片的行场内嵌方式,其中sii9134配置C代码如下:void sii9134_init(void){ u8 u8Data = 0;...原创 2017-09-01 20:44:54 · 8710 阅读 · 8 评论 -
安装vivado2017.4出现“无法建立到信任根颁发机构的证书链”
一台没有联网的pc需要安装vivado2017.4出现了vc++ 2015运行库安装失败,提示“无法建立到信任根颁发机构的证书链。(0x800B010A)”可安装比vivado自带的更高版本,譬如Visual CPP 2015运行库 64位V14.0.24215官方版可在http://www.wmzhe.com/soft-39899.html下载找到14.6MB,另外该网还有另一个13M的不能正常...原创 2018-02-24 12:03:37 · 7392 阅读 · 1 评论 -
FPGA视频处理
FPGA视频开发板原创 2017-03-19 23:39:05 · 2328 阅读 · 3 评论 -
ModelSim看例化内部的信号波形
sim窗口中,右键单击实例->"Add"->"To Wave"->"All items in design"原创 2016-08-28 00:25:23 · 3956 阅读 · 0 评论 -
点击11.0_devices_windows 的 setup.exe没反应
拷贝到没有中文的路径上再安装,路径最好也不要带(x86)之类的原创 2016-08-28 14:50:12 · 2701 阅读 · 0 评论 -
modelsim仿真带IP核(PLL)的方法
单击“simulation”菜单栏下的“start simulation”,在弹出的对话框中点击“Libraries”,添加两个库路径,220model 以及 altera_mf,其路径具体在“D:\altera\11.0\11.0_modelsim_ase_windows\modelsim_ase\altera\verilog”下。原创 2016-08-28 23:51:11 · 3360 阅读 · 0 评论 -
iMPACT在win10 64位系统不能烧写程序
在win10 x64系统安装ISE14.7,遇到两个问题:1.安装完完整版本的ISE14.7后,双击桌面上的图标,能打开,但当我要“open project”时,出现闪退。2.按照网友指示,将桌面图标指向由“D:\Xilinx\14.7\ISE_DS\common\bin\nt64\ise.exe”改成“D:\Xilinx\14.7\ISE_DS\common\bin\nt\ise.exe原创 2016-06-21 20:25:04 · 15442 阅读 · 1 评论 -
modelsim仿真平台的搭建教程-非常详细
转自:http://www.51hei.com/bbs/dpj-39977-1.html--------------《modelsim仿真平台的搭建——理论篇》--------------------------一、简介通常情况下,每当用硬件描述语言(HDL)设计完逻辑电路之后,我们接着要做的一件非常重要的事情就是对逻辑电路的功能进行仿真。那用什么软件对其进行仿转载 2016-11-12 16:20:46 · 22588 阅读 · 2 评论 -
vivado与modelsim联合仿真
1,创建modelsim工程,除了将自己的代码拷贝到工程里面外,还需要将vivado生成的fifo ip下用于仿真的源文件:sim/xxx.v(此处为fifo_dl.v)拷贝进modelsim工程里:编译通过后,选中“Simulate->Start simulation...”添加预先编译好的vivado库fifo_generator_v13_2_1路径:最后,开始仿真:...原创 2016-11-12 16:36:38 · 4611 阅读 · 2 评论 -
FPGA的SDRAM操作
http://www.cnblogs.com/zhongguo135/archive/2012/09/05/2671573.html转载 2016-12-18 20:13:59 · 1893 阅读 · 0 评论 -
彻底掌握Quartus——Signaltap篇
一、前言。Signaltap是嵌入式逻辑分析仪,说到嵌入式,很容易让人想起ARM,其实Signaltap跟ARM没有半毛钱关系。这里的嵌入是嵌到FPGA的内部。如果你用过Signaltap,就会发现,每次都要综合整个工程,再下载代码,然后才可以使用Signaltap,这说明了Signaltap是由一些逻辑电路组成,而不是仿真。请不要把Signaltap和Modelsim混为转载 2017-01-18 19:43:20 · 3413 阅读 · 1 评论 -
紫光为什么看重LATTICE的FPGA
转载自http://www.etime.net.cn/site/articalInfo.php?NewsID=66279去年紫光集团可谓有钱任性,不断买买买,虽然风光,但在美国的并购之路却异常艰辛。230亿美元收购美光科技,但受到美国海外投资委员会的审查,成功的可能性已经微乎其微。另38亿美元入股西部数据,也因审查的因素,今年2月份紫光放弃了收购。面对美国本土的审查,紫光“沉寂”了一段转载 2017-04-15 18:43:20 · 6630 阅读 · 0 评论 -
ISE综合后得到的RTL图如何与硬件对应起来,怎么知道每个element的功能
http://www.cnblogs.com/youngforever/p/3151604.html要知道“我写的这段代码会综合成什么样的电路呢”,就要搞清楚RTL图中每个模块的功能,从而将代码与硬件对应,判断综合后的电路是否与预期的一致。如何做到?之前查了很多资料都无解,偶然的机会,发现借助器件的Libraries Guide for Schematic Designs可以解转载 2017-05-06 01:52:14 · 7741 阅读 · 0 评论 -
ISE中FPGA的实现流程
一.ISE实现的步骤 在综合之后,我们开始启动FPGA在ISE中的实现过程,整个过程包括以下几个步骤: 1.Translate - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库 文件转载 2017-05-07 00:22:29 · 764 阅读 · 0 评论 -
如何学习FPGA
转自:http://blog.csdn.net/k331922164/article/details/44626989PS:笔者强烈建议诸位注册一个EETOP的账号,每天签到或者发贴、回贴就有积分了,里面的资源非常丰富,各种软件、资料都能找到。一、入门首先要掌握HDL(HDL=verilog+VHDL)。 第一句话是:还没学数电的先学数电。然后你可以选择verilo转载 2017-06-11 11:23:01 · 880 阅读 · 0 评论 -
建立保持时间的介绍与分析
建立保持时间的概念与FPGA时序分析转载 2017-08-28 10:11:23 · 5414 阅读 · 1 评论 -
Artix7使用vivado固化程序到m25p128失败
固化程序可参考xilinx官方《UG470》,《UG908》,《XAPP586》以及《UG912-vivado-properties》使用vivado2016.04版本IDE,Artix7系列的XC7A35T-2FGG484。使用Master SPI Configuration Mode。当SPI FLASH为M25P128时,把xxx.bin烧进去出现错误:[Labtool...原创 2017-12-28 01:00:49 · 11325 阅读 · 0 评论 -
Verilog HDL 实验环境搭建
想做个简陋CPU和熟悉一些常用硬件接口,需要用到FPGA来实验。记得大学时阎石的《数字电子技术基础》上有,但考试不考,基本没学。实验环境是:Quartus II 11.0、EP4CE6E22C8N开发板和一台逻辑分析仪以下只是简单笔记,只适合自己下次看,毕竟只是把FPGA用在业余电子制作中,操作步骤极易忘记。一、新建工程1.File->New project wizard..新...原创 2015-10-19 00:31:17 · 4636 阅读 · 0 评论