边缘检测电路的FPGA实现

        边沿检测就是检测输入信号或者FPGA内部逻辑信号的跳变（这里我都用sclk表示），也就是实现上升沿或者下降沿的检测，捕获得到边沿使能，来作为时序逻辑的触发信号。

        边沿检测的实现很好理解，当上一时刻（sclk_r）为低电平，而当前时刻（sclk）为高电平时，即为外部信号的上升沿。当上一时刻为高电平。而当前时刻为低电平时，即为外部信号的下降沿。

       那么我们就是捕获sclk_r和sclk的事情了，于是用D触发器捕获即可。以上升沿的捕获为例。考虑用一级触发器还是二级触发器，因为需要同步系统时钟，所以用二级触发器。代码如下

reg sclk_r0,sclk_r1;

always@(posedge clk or negedge rst_n)

begin 

       if(!rst_n)

             begin 

             clk_r0 <= 0;

             clk_r1 <= 0;

             end

else

           begin

            sclk_r0 <= sclk;

           sclk_1 <= sclk_r0;

          end

end

wire posedge_flag =(~sclk_r1 & sclk_r0)?1'b1:1'b0;

 

sclk_r0为当前时刻的信号，sclk_r1为上一时刻的信号，且该信号与系统时钟同步，当posedge_flag为1时就说明有上升沿。

若用一级触发器，则不能与系统时钟同步，稳定性较二级触发器差