亚稳态

        在同步电路当中，数据和时钟总是有着固定的关系，所以当这种关系在满足器件的建立和保持时间的要求时，输出就会在一段延时之后输出一个稳定的值。在同步电路中，满足时序要求的电路是不会有亚稳态出现的。但是，在异步电路中，由于数据和时钟有着不固定的关系，当这种关系违背了时序要求的时候，就会出现亚稳态。

        亚稳态是由于违背了触发器的建立时间和保持时间而产生的。设计中的每个触发器都有建立时间和保持时间的要求，也就是数据在有效沿的前后需要保持一段稳定的时间，才能保证触发器采集到的数据是稳定的，如果在这段时间内数据发生了变化，那么触发器的输出就会出现不稳定的情况，这种不稳定的情况会持续一段时间才能恢复稳定。

        亚稳态窗口，也就是之前提到的数据要保持的时间，也就是说它的长度等于该触发器的建立时间和保持时间，如下图所示。

        避免亚稳态

        根据问题出现的条件，即出现违背建立时间和保持时间的情况。信号可能违背时序要求的条件如下：

        1.输入信号是异步信号。

        2.时钟偏移/摆动（上升或下降时间）高于容限值。

        3.信号在两个不同频率或者相同频率但是相位和偏移不同的时钟域下跨时钟域工作。

        4.组合延迟使触发器的数据输入在亚稳态窗口内发生变化。

        最简单的避免亚稳态的方法就是使时钟周期的长度足够长，这个时钟周期最小也要大于保持和建立时间以及通往下一级的触发器的路径上的任何延时。在大