时序约束之时序例外

时序例外在数字集成电路设计中用于处理特殊时序路径,如多周期路径设置、伪路径设置和最大最小延时设置。多周期路径用于允许信号延迟几个周期;伪路径则排除不需要分析的路径;最大最小延时设置针对特定路径定制时序约束。通过SDC命令,设计师可以精确控制静态时序分析工具的行为,确保设计符合时序要求。
摘要由CSDN通过智能技术生成

       静态时序分析工具默认分析规则是在单周期下对所有时序路径进行分析,但是实际设计中并不是所有的路径都需要分析,而且也不是所有时序路径的延时都规定在一个时钟周期以内。所以通过定义时序例外来对特殊的时序路径进行特殊的声明,指导时序分析工具对特殊的时序路径做出正确分析,这样的特殊声明叫做时序例外。

        时序例外主要用于如下几种情况。

        1.多周期路径设置

        设计中存在时序路径延时比较长,并且设计允许信号在这类时序路径下的延时等于几个周期的时间,如下图所示。   

        由于发射时序单元和捕获时序单元中的逻辑电路延时有多个时钟,故需要设置几个时钟的建立时间,定义的命令如下。

        set_multicycle_path  5  -setup  -from  [get_pins  DFF1/Q]  -to  [get_pins DFF2/D]

         set_multicycle_path  5  -hold  -from  [get_pins  DFF1/Q]  -to  [get_pins  DFF2/D]

        以上命令定义触发器DFF1与DFF2之间时序路径建立时间的延时为第5个时钟周期检查,保持时间的延时为第4个周期检查,其延时波形如下图所示。

        2.伪路径设置

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