时序约束目的
- 设计工具不能自动实现获得最佳速度的布局和布线方式,因此需要用户设定性能目标,让工具去实现
- 用户设定的性能目标由时序约束体现
时序约束提高设计性能的途径是将逻辑尽可能的放的近,从而使用尽可能短的布线资源
规范设计的时序行为,表达设计者期望满足的时序条件,指导综合、布局布线。
- 过紧的时序约束会延长编译时间
- 不合理的约束可能会导致工具停止工作
- 利用时序分析报告来判断约束是否可行
在设计实现后,查看布局布线后静态时序分析报告判断是否达到预定的性能目标
- 如果约束未满足,利用时序报告确定原因
时序约束作用
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提高设计的工作频率
通过附加约束可以控制逻辑的综合、映射、布局和布线,以减少逻辑和布线延时,从而提高工作频率 -
获取正确的时序分析报告
(1)FPGA设计平台包含静态时序分析工具,可以获得映射或布局布线后的时序分析报告,从而对设计的性能做出评估
(2)静态时序分析工具以约束2作为判断时序是否满足设计要求的标准 -
指定FPGA引脚位置与电气标准
(1)FPGA的可编程特性使电路板设计加工和FPGA设计可以同时进行,而不必等FPGA引脚位置完全确定,从而节省了系统开发时间
(2)通过约束还可以指定I/O引脚所支持的接口标准和其他电气特性
时序约束定义时序的目标
- 时序约束定义时序目标
(1)Over-condtrain需要额外的布局布线时间
(2)尝试尽量使用时序约束,技师在时序要求在中等情况下 - 非现实 的时序约束将使工具停下来
(1)综合工具的timing report 和Post-Map Static Timing Report包含性能估计
(2)都告诉了约束是否实现 - 在工具完成流程之后,需要审核Post-Place & Route Static Timing Report 来确定目标是否满足
(1)如果时序不满足,根据Timing Report找到原因
时序约束的内容
- 时钟定义:包含所有的时钟
- 输入路径延时
- 输出路经延时
- 多周期路径
- 异步电路中的虚假路径
时钟定义