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FPGA
文章平均质量分 74
little_ox
这个作者很懒,什么都没留下…
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FPGA时序约束
时序约束目的设计工具不能自动实现获得最佳速度的布局和布线方式,因此需要用户设定性能目标,让工具去实现用户设定的性能目标由时序约束体现时序约束提高设计性能的途径是将逻辑尽可能的放的近,从而使用尽可能短的布线资源规范设计的时序行为,表达设计者期望满足的时序条件,指导综合、布局布线。过紧的时序约束会延长编译时间不合理的约束可能会导致工具停止工作利用时序分析报告来判断约束是否可行在设计实现后,查看布局布线后静态时序分析报告判断是否达到预定的性能目标如果约束未满足,利用时序报告确定原因原创 2021-07-10 10:12:38 · 472 阅读 · 1 评论 -
FIFOXilinx IP核阅读
标准FIFO概述官网提供的IP核已经经过了全面的验证,能够以最佳性能进行调用,其中FIFO的最大时钟频率为500MHZ。FIFO提供四种用户接口:标准 AXI4-Stream AXI4 AXI4-LITEFIFO支持使用三种资源:block ram; distributed ram; built-in FIFO其中在使用AXI总线的时候,FIFO不支持built-in FIFO 和 Shift Register FIFO配置FIFO最大支持的存储深度为 4,194,3原创 2021-07-08 22:44:50 · 1511 阅读 · 1 评论 -
xdc约束优先级
在xdc文件中,按约束的先后顺序依次被执行,因此,针对同一个时钟的不同约束,只有最后一条约束生效。虽然执行顺序是从前到后,但优先级却不同;就像四则运算一样,±x÷都是按照从左到右的顺序执行,但x÷的优先级比±要高。时序例外的优先级从高到低为:1. Clock Groups (set_clock_groups)2. False Path (set_false_path)3. Maximum Delay Path (set_max_delay) and Minimum Delay Path (set_转载 2021-07-01 11:19:18 · 316 阅读 · 0 评论 -
时钟周期约束
时钟周期约束时钟周期约束,lo顾名思义,就是我们对时钟的周期进行约束,这个约束是我们用的最多的约束了,也是最重要的约束。下面我们讲一些Vivado中时钟约束指令。1. Create_clock在Vivado中使用create_clock来创建时钟周期约束。使用方法为:create_clock -name -period -waveform {<rise_time> <fall_time>} [get_ports <input_port>]参数含义 -转载 2021-07-01 11:10:41 · 1507 阅读 · 0 评论 -
FPGA时序约束理论篇之IO约束
参考来源I/O约束I/O约束是必须要用的约束,又包括管脚约束和延迟约束。管脚约束管脚约束就是指管脚分配,我们要指定管脚的PACKAGE_PIN和IOSTANDARD两个属性的值,前者指定了管脚的位置,后者指定了管脚对应的电平标准。在vivado中,使用如下方式在xdc中对管脚进行约束。set_property -dict {PACKAGE_PIN AJ16 IOSTANDARD LVCMOS18} [get_ports “led[0]” ]在Vivado规定,必须要指定管脚电平,不然在原创 2021-07-01 10:39:40 · 4726 阅读 · 0 评论 -
ModelSim仿真软件快捷键
波形窗口(Wave)鼠标操作: Ctrl+鼠标左键从左上向右下拖拉:放大(选中区域) Ctrl+鼠标左键从左下向右上拖拉:缩小 Ctrl+鼠标左键从右下向左上拖拉:缩放至满屏 鼠标左键拖拉:移动最近的光标 Ctrl+鼠标左键在滚动条上点击:滚动至顶部或底部(竖直滚动条上)、左端或右端(水平滚动条上)键盘操作: c:当前光标居中并放大 i,I,+:(Zoom in)放大 o,O,-:(Zoom out)缩小 f,F:(Zoom full)缩放至满屏 l,L:(Zo..原创 2020-12-15 16:47:39 · 1387 阅读 · 0 评论 -
BUFG,IBUFG,BUFGP,IBUFGDS等含义以及使用
IBUFG即输入全局缓冲,是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG 单元,否则在布局布线时会报错。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多种格式的IO标准。输入全局缓冲有MRCC SECC。其中,SRCC能驱动相同的bank,MRCC能驱动相同、上下bank。.IBUFGDS是IBUFG的差分形式,当信号从一对差分全局时钟管脚输入时..转载 2020-12-11 13:27:28 · 7818 阅读 · 0 评论 -
使用FPGA实现奇数50%占空比分频
奇数分频: 如果要实现占空比为50%的奇数倍分频,不能同偶数分频一样计数器记到一半的时候输出时钟翻转,那样得不到占空比50%的时钟。以待分频时钟CLK为例,如果以偶数分频的方法来做奇数分频,在CLK上升沿触发,将得到不是50%占空比的一个时钟信号(正周期比负周期多一个时钟或者少一个时钟);但是如果在CLK下降沿也触发,又得到另外一个不是50%占空比的时钟信号,这两个时钟相位正好相差半个CLK时钟周期。通过这两个时钟信号进行逻辑运算我们可以巧妙的得到50%占空比的时钟。总结如下:对于实现占空比为50%的N倍原创 2020-12-11 10:50:18 · 1487 阅读 · 0 评论 -
ISE错误总结
map编译失败1、"ERROR:Place:864 - Incompatible IOB’s are locked to the same bank"网友解决方法:地址链接(1)于是去查引脚配置,发现也就是说,在bank=15的这组IO里面,我既选了LVAMOS18,又选了33*,而它俩分别是不同的电平,具体各自是多少我不知道,反正,同一个bank组的IO只能用同一个电平,所以这里我把CMOS18改成33*,就消除了这个error。(2)在qingdaofashu程序里,并没有报错,搜索了很多原创 2020-11-11 15:11:42 · 6036 阅读 · 0 评论 -
ISE如何查看顶层文件(原语)
1、打开ISE第一步第二步第三步 :根据自己FPGA的类型进行选择,选择后里面有分模块表述,可以找到自己需要查看的部分原创 2020-11-11 15:11:07 · 1661 阅读 · 0 评论 -
ISE如何生成msc文件并烧写到flash中
@ISE如何生成msc文件并烧写到flash中注意:该篇博客为学习记录,内容为黑金教程截取下来。== 注意:==1、这里再选择output File Location时,系统会默认出来一个路径,需要改回到自己知道的路径,避免生成了文件但是找不到。2、在选择存储设备的容量时,一定确认板子上存储芯片的容量,并确定好存储芯片的型号,为下一步做准备注意:1、上述图片中的红色框框,框起来的部分一定要和自己开发板上的存储芯片型号对应起来。否则会烧录失败。...原创 2020-11-11 14:56:55 · 3423 阅读 · 2 评论 -
ISE中chipscope的使用教程
一、软件平台操作系统:windows 7开发套件:ISE 14.7 ModelSim SE-64 10.1a二、ChipScope Pro介绍ChipScope Pro是一款在线调试工具,片上逻辑分析仪。她的主要功能是通过JTAG口,在线实时读取FPGA的内部信号。ChipScope Pro的基本原理是利用FPGA中未使用的BlockRam,根据用户设定的触发条件将信号实时地保存到这些BlockRam中,然后通过JTAG口传送到计算机,最后在计算机屏幕上显示出时序波形。ChipScope Pr原创 2020-11-05 09:28:33 · 11713 阅读 · 3 评论 -
ISE如何生成msc文件,并写入flash中
1、FPGA bit文件加载步骤(加载到FPGA的RAM中,用于在线调试,掉电丢失)第一步:选择Tools->IMPCAT->选择OK;第二步:双击Boundary Scan->Right click to Add Device or initialize JATG Chain-> initialize Chain第三步:选择需要下载的.bit文件,如下图所示第四步:打开.bit文件,弹出Attach SPI or BPI PROM,选择NO。第五步:选择device,点击原创 2020-11-04 18:03:53 · 1764 阅读 · 0 评论 -
xilinx FIFO的使用及各信号的讨论
xilinx FIFO的使用及各信号的讨论FIFO的使用非常广泛,一般用于不同时钟域之间的数据传输,比如FIFO的一端是AD数据采集,另一端是计算机的PCI总线,假设其AD采集的速率为16位100K SPS,那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz,总线宽度32bit,其最大传输速率为33*32=1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO,例如单片机位8位数据输出,而DSP可能是16位数据原创 2020-11-04 09:44:52 · 1472 阅读 · 1 评论