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原创 DC综合基础知识学习
逻辑综合:综合就是将设计的原始逻辑转换为可大规模实现并能够完成预期功能的器件的这一过程。简述:将RTL代码转换为门级网表的过程综合的优点(1)能够提高代码可重复性(可以通过使用参数化代码、构建好的逻辑块、重新定位新的库等手段达到目的)(2)能够提升工作效率,(不需要人为的对器件进行连线)(3)可验证性(4)可以更加抽象逻辑综合是由约束来驱动的(1)环境约束:PVT、线负载模型、模式(2)规则约束:面积、扇出、驱动、负载(3)时序约束:ASIC设计流程综合是基于路径的时序路径共
2021-08-10 11:01:50 2868
原创 Matlab和FPGA联合设计中参考
clc;clear all;fid = fopen('F:\LiuHengQuan\ProgramData\Xilinx\Vivado\FFT_test\Data_Rout.txt', 'r+');if fid == -1 disp('fopen failed');else ReadData = textscan(fid,'%s');endfclose(fid);for i=1:length(ReadData{1}) data(i) = hex2dec(ReadDat
2021-08-02 19:20:13 244
PyQt使用QTextEdit实现文本编辑器功能,具有文本编辑器GUI界面
2020-05-13
image_excel.rar
2020-03-24
空空如也
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