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RSS订阅原创 2 SystemVerilog Control Flow
循环是一遍又一遍的执行代码，当条件变为true时可以停止，如果循环永远进行，那模拟将无限期挂起。
2023-04-18 19:16:48
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原创 第一章.数制与编码
常用数制：二进制，八进制，十进制，十六进制二进制：逢二进一，一般用下标2或B表示。八进制：逢八进一，一般用下标8或O表示。十进制：逢十进一，一般用下标10或D表示。十六进制：逢十六进一，一般用下标16或H表示。 在这种编码方式中，每一位二进制代码都代表一个固定的数值，把每一 位中的1所代表的十进制数加起来，得到的结果就是它所代表的十进制数码。从左到右，它的各位权值分别是2、4、2、1。与每个代码等值的十进制数就是它表示的十进制数。余3码是一种特殊的BCD码，它是由8421 BCD码加3后形成的...
2022-07-05 09:27:05
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原创 HDLBits(1.0-3.0)
目录1 Getting Started1.1Getting Started（Step one）1.2 Output Zero（Zero）2 Verilog Language2.1 Basics2.1.1 Simple wire（wire）2.1.2 Four wires（wire4）1 Getting Started1.1Getting Started（Step one）module top_module( output one ); // Inse..
2022-02-19 11:15:11
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原创 Verilog RTL设计
在数字电路中描述电平，高低描述（01描述）。由0/1组成二进制数HDL的主流语言：VHDLVerilogsystemverilog硬件描述的层次：门级寄存器传输级行为级RTL：Register Transfer Level可综合性可阅读性全加器真值表ain bin cin sum count 0 0 0 0 0 1 0 0 1 0 1 1 0 0 .
2022-02-05 21:11:59
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原创 Verilog语言入门学习（3）
verilog运算符verilog HDL中运算符和优先级一、算数运算符verilog HDL中常用的运算符主要有五种，分别是加法（+）、减法（-）、乘法（*）、除法（/）、取模（%）。这五种运算符都属于双目运算符。有符号数与无符号数的使用的注意在设计中是重要的无符号数值一般储存在线网，reg型变量、整型数有符号数值一般储存在整型变量，十进制形式整数，有符号的reg型寄存器变量，有符号线网中算数运算符示例：module arith_tb; reg[3:0]a;
2022-02-01 17:29:20
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原创 Verilog语言入门基础（2）
数据类型：整数型（需要明确指出数据位宽） 16‘d100； //十进制表示的“100”16’h64； //十六进制表示的“100”16‘b0110_0100; //二进制表示的“100”实数型（可综合verilog目前不用）1.11,2.22字符型（每个字符按照8BitASII码的整型存储）verilog //占用56bit多维标量类型（变量）wire [3:0] array_0 [0:7]; //8个4bit数组成的数组reg [...
2022-01-29 11:56:02
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原创 Verilog语言入门学习（1）
一、数字逻辑回顾：数字电路中：组合逻辑、时序逻辑组合逻辑：时序逻辑：电路逻辑输出值跟当前的输入值和电路的当前状态有关；如何保存当前状态：需要有储存功能的cell，比如：Flip-Flop，Latch逻辑值：在数字电路中，1个bit有四种状态（四值逻辑）数值的二进制表示：N比特的无符号二进制取值范围：[0,2N-1]有符号数的二进制表示：（原码，反码，补码）数字电路系统一般使用补码表示数值，在数学上加减比较方便数值的十六进制表示：二进制按照4BIT表示为十六进...
2022-01-28 16:50:44
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原创 数字集成电路静态时序分析学习
数字芯片设计流程：抽象成架构设计（流程图）→ 代码设计（HLS，verilog）（RTL设计）→ 抽象代码映射逻辑文件（逻辑综合）→ 网表 → 芯片后端 → 编网单元放在芯片上以满足功耗时序 → 布线（半导体工艺）→ 芯片概貌重要时间节点：1、前仿真2、后仿真前仿真+后仿真=功能覆盖率3、一致性验证保证生成代码和逻辑性保证一致4、静态时序分析保证后期无问题极为重要静态时序分析概述建立时间：采样的低触发器的时钟上升之后，提前使数据稳定下来的时间（同步电路）
2022-01-26 09:47:00
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空空如也
空空如也
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