Verilog语言入门学习（3）

verilog运算符

verilog HDL中运算符和优先级

一、算数运算符

verilog HDL中常用的运算符主要有五种，分别是加法（+）、减法（-）、乘法（*）、除法（/）、取模（%）。这五种运算符都属于双目运算符。

有符号数与无符号数的使用的注意在设计中是重要的

无符号数值一般储存在线网，reg型变量、整型数

有符号数值一般储存在整型变量，十进制形式整数，有符号的reg型寄存器变量，有符号线网中

算数运算符示例：

module arith_tb;

    reg[3:0]a;
    reg[2:0]b;
    initial
                begin
                    a = 4'b1111;
                    b = 4'b011;

                    $display("%b", a*b);        //做乘法运算，结果为4'b1101
                    $display("%b", a/b);        //做除法运算，结果为5，为4'b0101
                    $display("%b", a+b);        //加法运算，结果为4'b0010
                    $display("%b", a-b);        //减法运算，结果为4'b1100
                    $display("%b", a%b);        //取模运算，结果为4'b0000
                end
endmdule

二、关系运算符

关系运算符也是双目运算符（比较大小）