采用Quartus II 软件设计ASIC

 

随着产品及时面市压力的增大，ASIC模板和开发成本的攀升，以及FPGA在性能和系统级特性上的不断提高，越来越多的传统ASIC应用通过Altera^® HardCopy^® ASIC和FPGA来实现。

Altera的Quartus^® II 设计软件提供性能和效能最好的方法，与传统ASIC设计流程基本相似，其特性将帮助您轻松地成功实现Altera FPGA和HardCopy ASIC设计。而且，Quartus II 软件还提供了某些创新技术来加速系统设计，充分发挥FPGA在系统验证的优势。

Altera最新一代FPGA基于前沿的工艺技术，具有逻辑密度更高，以及更复杂的系统级特性。Altera低成本HardCopy ASIC系列具有相同的FPGA特性，而成本更低，性能更好，功耗更低，满足了大量定制ASIC应用的需求。

从一开始设计便使用相同的Altera Quartus II 软件来设计FPGA和HardCopy系列ASIC，您将能够控制好性能和功耗。

设计流程概述

Quartus II 软件支持ASIC设计人员所使用的相同的基本设计、寄存器传送级（RTL）综合、布局布线和验证流程。但是不象定制ASIC设计那样需要一些物理结构设计和测试设计步骤（如图1所示）。

图 1. 使用 Quartus II 软件可以 减少一些传统ASIC设计步骤

Altera 器件固有的设计特色使FPGA设计流程中不需要扫描插入和时钟树综合步骤。

开发ASIC需要进行细心的设计，仔细放置I/O单元，以支持最新的复杂标准，在所有的引脚上实现信号完整性。设计人员可以使用Quartus II FPGA设计软件对可配置I/O单元进行逻辑分配，它采用的方法是简单的表单式接口分配编辑器或者脚本。Quartus II 软件还可以进行快速检查使引脚分配生效，以及预先相应的I/O标准指定，实现正常的运行。

ASIC测试和错误涵盖是ASIC开发过程中的重要部分。测试对必需的设计功能和ASIC设计实施，使用边界扫描插入、内建自测（BIST）、特征分析、lddq和自动测试模式生成（ATPG）技术。FPGA已经包含了边界扫描逻辑，而在ASIC设计流程中，设计人员必需插入边界扫描逻辑，并在实际设计逻辑的顶层进行仿真。FPGA在生产过程中已经经过了大量的测试；在FPGA设计流程中，工程师能够将注意力集中在测试设计功能和时序要求上，而不用进行交叉串绕分析等器件设计测试。

Altera的FPGA在器件内部含有面向时钟分配的高级、低斜移时钟网络。FPGA设计人员不能象ASIC设计人员那样自由的实现完全的定制时钟网络，但是FPGA中预定义的时钟树结构极大地简化了设计过程并能满足大多数应用要求。

RTL编码

当从ASIC设计转向FPGA设计时，开发人员应该进行仔细的同步设计实践。对于长期可靠的运行以及在不同器件速度等级和器件结构上进行设计而言，同步设计实践是必要的工作。为支持ASIC设计人员，Quartus II 软件开发了一体化设计规则检查功能来强化同步设计实践。

分层次设计

为支持ASIC设计人员，Quartus II 软件开发了LogicLock™ 基于模块的设计方法，该方法与ASIC设计流程中基于模块的设计流程相似。采用LogicLock方法，系统设计人员能够将一个设计分成几个功能模块，将其分配给设计团队的不同人员进行独立设计、优化和实施。然后这些模块可以输入到顶层系统设计中，而每个模块的设计性能指标不变。经过优化的模块可以保持其性能指标不变，在其后的工程中继续使用。

系统级设计

Quartus II软件具有快速系统设计和硬/软件均衡分析的创新功能。Altera FPGA系统设计现在可以采用大量的成熟IP核。IP包括嵌入式处理器、通信函数、优化的DSP处理函数以及接口和外设。

Quartus II 软件中包含的Altera Qsys系统级集成工具等软件，将IP核以参数化表示，自动的加入、连接到整个系统中。Qsys的一个关键特性是能够在建立任何硬件原型之前，通过测试文件和仿真模型实现硬件和软件相容性的早期设计测试。设计人员可以利用Qsys的快速系统生成功能，均衡的分析硬件中应该采用哪种功能，嵌入式软件中应该采用哪种功能。

时序收敛和ECO支持

实现时序收敛在任何ASIC或者FPGA设计流程中都是非常重要的。Quartus II软件现在具有自动工具和"动力工具"为设计人员提供象ASIC那样的控制。Altera的Quartus II 软件含有一套物理综合优化工具，如自动寄存器复制和寄存器再定时等，对设计性能进行调整。Quartus II 用户也可以手动复制寄存器以减少设计中关键路径上的扇出分支，在关键时序路径上进行基于路径的分配。Quartus II 软件时序收敛平面编辑器能够显示平面配置中任何两个节点间的时序，可以为实现最优的时序进行手动调节逻辑布置。

在典型的工程项目开发周期中，工程开发开始或者所有的系统元素集成之后，可编程逻辑部分的技术规范都有可能改变。这些最后一分钟的设计改变通常称为工程变更单（ECO）。设计经过完全的编译（如综合和布局布线完成）后，ECO只是对设计功能的较小改变。ECO支持是ASIC设计流程中常用的组成部分；Quartus II 软件采用芯片编辑器和逐步适配技术，在HDL和网表级别上实现ECO支持。

脚本能力

ASIC设计流程通常由用户脚本或者设置文件驱动。FPGA设计人员可以发现在Quartus II 软件中具有同样的功能。Quartus II软件现在可以在图形用户界面或者命令行界面下运行。Quartus II 软件采用很多ASIC开发工具所使用的流行Synopsys设计约束（SDC）规则的子集来输入设计约束。Quartus II软件还含有新的基于工具命令语言（Tcl）的应用程序接口（API）实现脚本定制设计流程。

EDA验证工具支持

ASIC设计人员第一次试用FPGA设计时，会发现他们经常使用的许多ASIC验证工具同样可以在Quartus II 设计流程中使用。Quartus II 软件输出的网表，可以用于典型的ASIC设计流程分析软件中，例如主要的EDA静态时序分析、HDL仿真、板级时序分析和信号完整性分析软件等。

系统内验证

实时的系统内验证是必需进行的步骤。FPGA的固有特性可以实现系统内验证，这一点优于ASIC技术。除了能够进行快速FPGA设计迭代，立刻进行系统内测试等优势外，Altera Quartus II 软件等FPGA设计工具具有在设计中无缝加入嵌入式逻辑分析器的功能。Quartus II 软件还可以不用改变HDL源文件，逐步向引脚发送调试信号。在实验室中，采用芯片编辑器功能，可以实现设计修改和测试，在几分钟内，查看详细的设计规划结构，进行逐步修改。

http://www.altera.com.cn/products/software/quartus-ii/switching/asic/qts-asic-designers.html