DDR控制器

SCL：Self-Calibration Logic，通过寄存器编程方式实现DDR物理层信号校准的逻辑，这部分逻辑全部由硬件实现，软件需要在物理层自动校准之前对寄存器进行初始化。

SDRAM接口宽度在保持相同速率的前提下，可以采用全宽、半宽或1/4宽。SDRAM接口宽度可以事先固定配置好，也可以在初始化过程中通过编程动态配置。如果需要ECC，就会降低SDRAM的有效数据宽度。

Memory控制器的频率可以是：1）全速模式，即和SDRAM芯片时钟频率相同；2）半速模式。在半速模式下，如果要保持与全速模式相同的数据速率，数据宽度就要翻倍。在全速模式下，控制器数据宽度：SDRAM数据宽度=2：1或4：1或8：1；在半速模式下，=4：1或8：1或16：1。

target接口数量可以根据用户需求来配置，最少1个，最多32个。target命令的起始地址和长度必须都是按字节对齐的。

每个target独立接收用户命令和进行数据转发。如果用户时钟域和内存控制器时钟域采用不同的频率实现方案，target就需要用FIFO缓冲来管理；在延迟敏感实现中，用户时钟域和内存控制器时钟域采用同频设计方案，从而消除同步延迟。

DDR内存控制器主要是用于访问外部DDR SDRAM存储芯片。低功耗特点，能自动进入到active power down、precharge power down或self-refresh状态（我们现在只需要知道，这是DDR SDRAM的三种低功耗的工作模式）。在典型应用场景下，C语言驱动（一般是厂家提供）要对控制器寄存器进行编程，然后根据SDRAM规范对SDRAM存储芯片进行初始化。