【DDR3 控制器设计】(4)DDR3 的读操作设计

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写在前面

本系列为 DDR3 控制器设计总结,此系列包含 DDR3 控制器相关设计:认识 MIG、初始化、读写操作、FIFO 接口等。通过此系列的学习可以加深对 DDR3 读写时序的理解以及 FIFO 接口设计等,附上汇总博客直达链接。

【DDR3 控制器设计】系列博客汇总篇(附直达链接)


目录

实验任务

实验环境

实验介绍

接口详解

读时序

实验设计

读控制模块

顶层模块

testbench 设计

仿真波形

汇总篇 


实验任务

熟悉 DDR3 的 IP 核的读时序,并利用 Verilog 实现对 DDR3 进行读操作,并带有仿真时序图。

实验环境

开发环境:Vivado 2018.2,

FPGA 芯片型号:xc7a100tffg484-2

DDR3 型号:MT41J256M16HA-125

实验介绍

直接对 DDR3 进行读写时序控制是比较困难的,接口复杂且多,但是通过调取 DDR3 控制器 MIG IP 核,间接的对 DDR3

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