AD9513中文数据手册

最新推荐文章于 2024-09-14 18:20:03 发布

虚空之月&&轮舞者

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文章标签：单片机嵌入式硬件射频工程学习硬件工程基带工程驱动开发

本文链接：https://blog.csdn.net/lu2289504634/article/details/139038219

版权

三路延时可调的800MHz时钟分配芯片、分频器

方便小伙伴学习，PDF版详见连接：AD9513中文数据手册pdf版三路延时可调的800MHz时钟分配芯片、分频器资源-CSDN文库

特点

1.6GHz差分时钟输入

3个可编程分频器

分频范围1至32

用于粗延迟调整的相位选择器

3路800MHz/250MHz LVDS/CMOS时钟输出

附加输出抖动300fs rms

时间延迟高达11.6ns

器件配置4级逻辑引脚

节省空间的32引脚LFCSP

应用

低抖动、低相位噪声时钟分配

为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟

高性能无线收发器

高性能仪器

宽带基础设施

ATE

功能原理框图

概述

AD9513是一个具备3路低抖动和低相位噪声输出的时钟分配芯片，能最大限度地提高数据转换器的性能。可用于对相位噪声和抖动有严格要求的场景。该器件有3个独立的时钟输出，均可设置为LVDS或CMOS电平。这些输出在LVDS模式下工作频率高达800MHz，在CMOS模式下工作频率高达250MHz。每个输出都有一个可编程分频器，分频范围为1-32之间的整数。一个时钟输出相对于另一个时钟输出的相位可通过分频器相位选择功能进行设置，该功能可用作粗略的延时调整。

其中一个输出具有延迟元件，可选择3个满量程延迟值（1.8ns、6.0ns和11.6ns），每个延迟值可进行16级微调。AD9513的运行或设置不需要外部控制器。器件通过11个引脚（S0至S10）使用4级逻辑进行编程。编程引脚内部偏置为⅓Vs。VREF引脚提供⅔Vs。Vs(3.3V)和GND(0V) 提供其他两个逻辑电平。AD9513非常适合数据转换器时钟应用，在这些应用中，具有亚ps抖动的编码信号可实现最高的转换器性能。AD9513采用32引脚LFCSP封装，工作电压为3.3V。温度范围为-40°C至+85°C。

技术规格

除非另有说明，典型值（typ）是在Vs=3.3V±5%、TA=25°C、RSET=4.12kΩ条件下给出的。最小(min)和最大(max)值是在全部Vs和TA（-40°C至+85°C）变化条件下给出的。

时钟输入

参数	Min	Typ	Max	Unit	测试条件/备注
时钟输入
频率	0		1.6	GHz
灵敏度1		150		mVp-p
输入共模电压，VCM	1.5	1.6	1.7	V	自偏压；启用交流耦合
输入共模范围，VCMR	1.3		1.8	V	施加200mVp-p信号；直流耦合
灵敏度，单端		150		mVp-p	CLK交流耦合；CLKB交流旁路至射频地
输入电阻	4.0	4.8	5.6	kΩ	自偏压
输入电容		2		pF

1压摆率要求为1V/ns，以满足抖动、相位噪声和传播延迟规格要求。

时钟输出

参数	Min	Typ	Max	Unit	测试条件/备注
LVDS时钟输出					端接=100Ω差分
差分
输出频率	0		800	MHz
差分输出电压（VOD）	250	350	450	mV
Delta VOD			30	mV
输出偏移电压（VOS）	1.125	1.23	1.375	V
Delta VOS
短路电流（ISA，ISB）		14	24	mA	输出短路至GND
CMOS时钟输出					单端测量；终端开路
单端					互补输出开启 (OUT1B)
输出频率	0		250	MHz	5pF负载
输出高电平（VOH）	VS-0.1			V	@1mA负载
输出低电平（VOL）			0.1	V	@1mA负载

时间特性

时钟输入压摆率=1V/ns或者更大。

参数	Min	Typ	Max	Unit	测试条件/备注
LVDS					端接=100Ω差分
输出上升时间，tRL		200	350	ps	20%至80%，以不同方式测量
输出下降时间，tFL		210	350	ps	80%至20%，以不同方式测量
传输延时tLVDS，CLK-LVDS输出					OUT2延迟关闭
OUT0, OUT1, OUT2
Divide=1	1.03	1.29	1.62	ns
Divide=2-32	1.09	1.35	1.68	ns
温度变化时		0.9		ps/℃
OUT2
Divide=1	1.07	1.35	1.69	ns
Divide=2-32	1.13	1.41	1.75	ns
温度变化时		0.9		ps/℃
输出偏移，LVDS					OUT2延迟关闭
同一部件OUT0至OUT1，tSKV1	-135	-20	+125	ps
同一部件OUT0至OUT2，tSKV1	-205	-65	+90	ps
不同部件的所有LVDS输出，tSKV_AB2			375	ps
不同部件的相同LVDS输出，tSKV_AB2			300	ps
CMOS					B反相输出；终端=开路
输出上升时间，tRL		650	865	ps	20%至80%，CLOAD=3pF
输出下降时间，tFL		650	990	ps	80%至20%，CLOAD=3pF
传输延时tCMOS，CLK-CMOS输出					OUT2延迟关闭
OUT0, OUT1,
Divide=1	1.14	1.46	1.89	ns
Divide=2-32	1.19	1.51	1.94	ns
温度变化时		1		ps/℃
OUT2
Divide=1	1.20	1.53	1.97	ns
Divide=2-32	1.24	1.57	2.01	ns
温度变化时		1		ps/℃
输出偏移，CMOS					OUT2延迟关闭
同一部件所有CMOS输出，tSKC1	-230		+135	ps
不同部件所有CMOS输出，tSKC_AB2			415	ps
不同部件相同CMOS输出，tSKC_AB2			330	ps
LVDS-CMOS输出					一切照旧，逻辑类型不同
输出偏移，tSKV_C			510	ps	同一部件LVDS至CMOS
延时调节（OUT2;LVDS&CMOS）
S0=1/3
零刻度延迟时间3		0.35		ns
温度变化时，零刻度延迟		0.20		ps/℃
满量程延迟3		1.8		ns
温度变化时，满量程延迟		-0.38		ps/℃
S0=2/3
零刻度延迟时间3		0.48		ns
温度变化时，零刻度延迟		0.31		ps/℃
满量程延迟3		6.0		ns
温度变化时，满量程延迟		-1.3		ps/℃
S0=1
零刻度延迟时间3		0.59		ns
温度变化时，零刻度延迟		0.47		ps/℃
满量程延迟3		11.6		ns
温度变化时，满量程延迟		-5		ps/℃
微分非线性		0.2		LSB
积分非线性		0.2		LSB

1这是在相同电压和温度下运行的单个设备内任何两个类似延迟路径之间的差值。

2这是在相同电压和温度下运行的多个器件中任意两条类似延迟路径之间的差值。

3递增延迟，不包括传播延迟。

时钟输出相噪

参数	Min	Typ	Max	Unit	测试条件/备注
CLK至LVDS附加相噪
CLK=622.08MHz,OUT=622.08MHz
Divide Ratio=1
@10Hz偏移		-100		dBc/Hz
@100Hz偏移		-110		dBc/Hz
@1kHz偏移		-118		dBc/Hz
@10kHz偏移		-129		dBc/Hz
@100kHz偏移		-135		dBc/Hz
@1MHz偏移		-140		dBc/Hz
＞10MHz偏移		-148		dBc/Hz
CLK=622.08MHz,OUT=155.52MHz
Divide Ratio=4
@10Hz偏移		-112		dBc/Hz
@100Hz偏移		-122		dBc/Hz
@1kHz偏移		-132		dBc/Hz
@10kHz偏移		-142		dBc/Hz
@100kHz偏移		-148		dBc/Hz
@1MHz偏移		-152		dBc/Hz
＞10MHz偏移		-155		dBc/Hz
CLK=491.52MHz, OUT=245.76MHz
Divide Ratio=2
@10Hz偏移		-108		dBc/Hz
@100Hz偏移		-118		dBc/Hz
@1kHz偏移		-128		dBc/Hz
@10kHz偏移		-138		dBc/Hz
@100kHz偏移		-145		dBc/Hz
@1MHz偏移		-148		dBc/Hz
＞10MHz偏移		-154		dBc/Hz
CLK=491.52MHz, OUT=122.88MHz
Divide Ratio=4
@10Hz偏移		-118		dBc/Hz
@100Hz偏移		-129		dBc/Hz
@1kHz偏移		-136		dBc/Hz
@10kHz偏移		-147		dBc/Hz
@100kHz偏移		-153		dBc/Hz
@1MHz偏移		-156		dBc/Hz
＞10MHz偏移		-158		dBc/Hz
CLK=245.76MHz, OUT=245.76MHz
Divide Ratio=1
@10Hz偏移		-108		dBc/Hz
@100Hz偏移		-118		dBc/Hz
@1kHz偏移		-128		dBc/Hz
@10kHz偏移		-138		dBc/Hz
@100kHz偏移		-145		dBc/Hz
@1MHz偏移		-148		dBc/Hz
＞10MHz偏移		-155		dBc/Hz
CLK=245.76MHz, OUT=122.88MHz
Divide Ratio=2
@10Hz偏移		-118		dBc/Hz
@100Hz偏移		-127		dBc/Hz
@1kHz偏移		-137		dBc/Hz
@10kHz偏移		-147		dBc/Hz
@100kHz偏移		-154		dBc/Hz
@1MHz偏移		-156		dBc/Hz
＞10MHz偏移		-158		dBc/Hz
CLK至CMOS附加相噪
CLK=245.76MHz, OUT=245.76MHz
Divide Ratio=1
@10Hz偏移		-110		dBc/Hz
@100Hz偏移		-121		dBc/Hz
@1kHz偏移		-130		dBc/Hz
@10kHz偏移		-140		dBc/Hz
@100kHz偏移		-145		dBc/Hz
@1MHz偏移		-149		dBc/Hz
＞10MHz偏移		-156		dBc/Hz
CLK=245.76MHz, OUT=61.44MHz
Divide Ratio=4
@10Hz偏移		-125		dBc/Hz
@100Hz偏移		-132		dBc/Hz
@1kHz偏移		-143		dBc/Hz
@10kHz偏移		-152		dBc/Hz
@100kHz偏移		-158		dBc/Hz
@1MHz偏移		-160		dBc/Hz
＞10MHz偏移		-162		dBc/Hz
CLK=78.6432MHz, OUT=78.6432MHz
Divide Ratio=1
@10Hz偏移		-122		dBc/Hz
@100Hz偏移		-132		dBc/Hz
@1kHz偏移		-140		dBc/Hz
@10kHz偏移		-150		dBc/Hz
@100kHz偏移		-155		dBc/Hz
@1MHz偏移		-158		dBc/Hz
＞10MHz偏移		-160		dBc/Hz
CLK=78.6432MHz, OUT=39.3216MHz
Divide Ratio=2
@10Hz偏移		-128		dBc/Hz
@100Hz偏移		-136		dBc/Hz
@1kHz偏移		-146		dBc/Hz
@10kHz偏移		-155		dBc/Hz
@100kHz偏移		-161		dBc/Hz
＞1MHz偏移		-162		dBc/Hz

时钟输出附件时间抖动

参数	Min	Typ	Max	Unit	测试条件/备注
LVDS输出附加时间抖动					从ADC的信噪比计算得出
CLK=400MHz		300		fs rms
LVDS (OUT0) = 100MHz Divide Ratio = 4
LVDS (OUT1, OUT2) = 100MHz					干扰器
CLK=400MHz		300		fs rms
LVDS (OUT0) = 100MHz Divide Ratio = 4
LVDS (OUT1, OUT2) = 50MHz					干扰器
CLK=400MHz		305		fs rms
LVDS (OUT1) = 100MHz Divide Ratio = 4
LVDS (OUT0, OUT2) = 100MHz					干扰器
CLK=400MHz		310		fs rms
LVDS (OUT1) = 100MHz Divide Ratio = 4
LVDS (OUT0, OUT2) = 50MHz					干扰器
CLK=400MHz		310		fs rms
LVDS (OUT2) = 100MHz Divide Ratio = 4
LVDS (OUT0, OUT1) = 100MHz					干扰器
CLK=400MHz		315		fs rms
LVDS (OUT2) = 100MHz Divide Ratio = 4
LVDS (OUT0, OUT1) = 50MHz					干扰器
CLK=400MHz		345		fs rms
LVDS (OUT2) = 100MHz Divide Ratio = 4
CMOS (OUT0, OUT1) = 50MHz					干扰器
CMOS输出附加时间抖动
CLK=400MHz		300		fs rms
CMOS (OUT0) = 100MHz Divide Ratio = 4
LVDS (OUT2) = 100MHz					干扰器
CLK=400MHz		300		fs rms
CMOS (OUT0) = 100MHz Divide Ratio = 4
CMOS (OUT1, OUT2) = 50MHz					干扰器
CLK=400MHz		335		fs rms
CMOS (OUT1) = 100MHz Divide Ratio = 4
CMOS (OUT0, OUT2) = 50MHz					干扰器
CLK=400MHz		355		fs rms
CMOS (OUT2) = 100MHz Divide Ratio = 4
CMOS (OUT0, OUT1) = 50MHz					干扰器
CLK=400MHz		340		fs rms
CMOS (OUT2) = 100MHz Divide Ratio = 4
LVDS (OUT0, OUT1) = 50MHz					干扰器
延时块附加时间抖动1					100MHz输出；递增附加抖动
Delay FS = 1.8 ns Fine Adj. 00000		0.71		ps rms
Delay FS = 1.8 ns Fine Adj. 11111		1.2		ps rms
Delay FS = 6.0 ns Fine Adj. 00000		1.3		ps rms
Delay FS = 6.0 ns Fine Adj. 11111		2.7		ps rms
Delay FS = 11.6 ns Fine Adj. 00000		2.0		ps rms
Delay FS = 11.6 ns Fine Adj. 11111		2.8		ps rms

1此值为增量。它是不带延迟的附加在LVDS或CMOS输出的抖动。要估算总抖动，应使用平方根和(RSS)方法将LVDS或CMOS输出抖动与该值相加。

SYNCB、VREF和设置引脚

参数	Min	Typ	Max	Unit	测试条件/备注
SYNCB
逻辑高	2.7			V
逻辑低			0.4	V
电容		2		pF
VREF
输出电压	0.62VS		0.76VS	V	最小值-最大值对应0mA-1mA负载
S0至S10
Levels
0			0.1VS	V
1/3	0.2VS		0.45VS	V
2/3	0.55VS		0.8VS	V
1	0.9VS			V

电源

参数	Min	Typ	Max	Unit	测试条件/备注
上电同步			35	ms	详见上电同步章节
Vs从2.2V至3.1V的传输时间
功耗	175	325	575	mW	三路输出全开。LVDS（分频=2）。无时钟。不包括外部电阻耗散功率。
	240	460	615	mW	三路输出全开。CMOS（分频=2）。62.5MHz输出（5pF负载）
	320	605	840	mW	三路输出全开。CMOS（分频=2）。125MHz输出（5pF负载）
功率 DELTA
分频（2至1）	15	30	45	mW	每一个分频器，无时钟
LVDS输出	20	50	85	mW	无时钟
CMOS输出（静态）	30	40	50	mW	无时钟
CMOS输出（@62.5MHz）	65	110	155	mW	单端，62.5MHz输出，5pF负载
CMOS输出（@125MHz）	70	145	220	mW	单端，125MHz输出，5pF负载
延时块	30	45	65	mW	关闭至1.8ns fs，延迟字=60；输出时钟频率为62.5MHz。

1这是VS电源所需的上升时间，以确保上电时输出同步。关键因素是VS从2.2V过渡到3.1V所需的时间。

时序图

绝对最大额定值

引脚配置和功能说明

引脚编号	助记符	描述
1,4,17,20,21,24,26,29,30	VS	电源（3.3V）
2	CLK	时钟输入
3	CLKB	互补时钟输入
5	SYNCB	用于同步输出
6	VREF	提供2/3VS，用作S0至S10的4个逻辑电平之一。
7-16,25	S10-S1，S0	设置选择引脚。这些引脚为4态逻辑。逻辑电平为VS、GND、1/3VS和2/3VS。VREF引脚提供2/3VS。每个引脚内部偏置为1/3VS，因此需要该逻辑电平的引脚应保持NC（无连接）状态
18	OUT2B	互补LVDS/反相CMOS输出
19	OUT2	LVDS/CMOS输出
22	OUT1B	互补LVDS/反相CMOS输出
23	OUT1	LVDS/CMOS输出
27	OUT0B	互补LVDS/反相CMOS输出
28	OUT0	LVDS/CMOS输出
31	GND	芯片背面的裸露焊盘也是GND
32	RSET	设定接地电流的电阻。标称值=4.12kΩ
	EPAD	裸露焊盘，既是电气连接，也是散热通道

专业术语

相位抖动和相位噪声

理想的正弦波可以被认为具有连续均匀的相位变化，每个周期从0度到360度不等。然而，随着时间的推移，实际信号会显示出与理想的相位变化存在一定差异。这种现象被称为相位抖动。虽然造成相位抖动的原因有很多，但其中一个主要原因是随机噪声，这种噪声的统计特征是高斯（正态分布）。

这种相位抖动导致正弦波的能量在频域中扩散，产生连续的功率谱。该功率谱通常以一系列数值的形式报告，这些数值的单位是在正弦波（载波）的给定频率偏移下的dBc/Hz。该值是1Hz带宽内的功率与载波频率上的功率之比（以dB表示）。对于每次测量，还给出了与载波频率的偏移量。

对某个偏移频率区间（例如10kHz至10MHz）内的总功率进行积分也很有意义。其被称为该偏移频率区间内的积分相位噪声，并与该偏移频率区间内相位噪声引起的时间抖动密切相关。

相位噪声对AD、DA和RF Mixer的性能有不利影响。尽管它们受到的影响有所不同，但均降低了转换器和混频器的可实现动态范围。

时间抖动

相位噪声是一种频域现象。在时域中，同样的效应表现为时间抖动。观察正弦波时，可以看到连续过零的时间在变化。对于方波来说，时间抖动表现为边沿从其理想（规律）的出现时间发生位移。在这两种情况下，与理想时间的差异就是时间抖动。由于这些变化具有随机性，因此时间抖动的单位是秒均方根（rms）或高斯分布的1 sigma。

发生在DAC或ADC采样时钟上的时间抖动会降低转换器的信噪比和动态范围。如果采样时钟的抖动尽可能小，就能为特定转换器提供最高性能。

附加相位噪声

指可归因于被测设备或子系统的相位噪声量，已减去任何外部振荡器或时钟源的相位噪声。这样就可以预测设备在与各种振荡器和时钟源结合使用时对系统总相位噪声的影响程度，因为每个振荡器和时钟源都会对总相位噪声产生影响。在许多情况下，一个元件的相位噪声会主导整个系统的相位噪声。

附加时间抖动

指可归因于被测设备或子系统的时间抖动量，已减去任何外部振荡器或时钟源的时间抖动。这样就可以预测设备与各种振荡器和时钟源结合使用时对系统总时间抖动的影响程度。在许多情况下，外部振荡器和时钟源的时间抖动会主导系统时间抖动。

典型性能特点

功能说明

概述

AD9513最多可在三个输出端分配输入时钟。每个输出可设置为LVDS或CMOS逻辑电平。每个输出都有自己的分频器，分频比可设置为从1（旁路）到32的整数值。

OUT2还包括一个模拟延迟块，可设置为增加一个额外延迟：1.8ns、6.0ns或11.6ns满刻度，每个延迟块都有16级微调。

CLK，CLKB-差分时钟输入

CLK，CLKB引脚是差分时钟输入引脚，工作频率高达1600MHz。如果压摆率低于1V/ns，抖动性能就会下降。输入电平应介于约150mVp-p至不超过2Vp-p之间。更大的电平可能导致输入引脚上的保护二极管打开。CLK等效输入电路见图17。该输入为全差分和自偏压输入。信号应使用电容进行交流耦合。如果必须使用单端输入，则只需与差分输入的一端进行交流耦合，另一端应通过电容旁路至干净的交流GND。

同步

上电同步

VS电源开启时会发出开机同步(POS)，以确保输出同步启动。只有当VS电源在35ms内从2.2V过渡到3.1V时，上电同步才会起作用。POS可在VS跨越2.2V后的65ms内发生。只有未分频的输出才会同步。

SYNCB

如果AD9513的设置配置在运行期间发生变化，输出可能会变得不同步。输出可以随时重新同步。当SYNCB引脚被拉低并释放时，就会发生同步。时钟输出（除divide=1外）将被迫进入固定状态（由除法和相位设置决定）并保持静态，直到SYNCB引脚恢复为高电平。SYNCB引脚释放后，CLK处的时钟信号经过四个周期后，所有输出将继续同步时钟（除divide=1外）。

当某个输出的divide=1时，该输出不受SYNCB影响。

AD9513的输出可通过SYNCB引脚同步。同步根据输出分频器上设置的任何相位偏移对齐时钟输出的相位。

将SYNCB引脚拉低至少5ns即可启动同步。在发出命令时，输入时钟无需一定存在。同步发生在四个输入时钟周期之后。

同步适用于的时钟输出：

未关闭的
未分频的

分频器设置为divide=1（分频器旁路）的输出始终与输入时钟同步，但有传播延迟。SYNCB引脚必须上拉才能正常工作。不要让SYNCB引脚浮空。

Rset电阻

AD9513的内部偏置电流由Rset电阻设定。该电阻应尽可能接近“规格”部分中作为条件给出的值（4.12kΩ）。这是一个标准的1%电阻值，应该很容易获得。该电阻设定的偏置电流决定了AD9513内部模块的逻辑电平和工作条件。规格"部分给出的性能数据假定Rset使用该电阻值。

VREF

VREF引脚提供⅔VS的电压电平。该电压是设置引脚（S0至S10）使用的四个逻辑电平之一。这些引脚用于设置AD9513的工作状态。VREF引脚具有足够的驱动能力，可根据需要驱动多个设置引脚，最多可在单个部件上驱动所有引脚。VREF引脚不得用于其他目的。

设置

AD9513的具体操作由应用于设置引脚（S10至S0）的逻辑电平设置。这些引脚采用四态逻辑。使用的逻辑电平为VS和GND，外加⅓VS和⅔VS。⅓VS电平由每个设置引脚（S10至S0）上的内部自偏压提供（保持引脚浮空）。⅔VS电平由VREF引脚提供。所有需要⅔VS电平的设置引脚都必须与VREF引脚绑定。

AD9513的工作由设置引脚上的逻辑电平组合决定。AD9513的设置配置如表11至表16所示。这四个逻辑电平分别称为0、⅓、⅔和1。这些数字表示定义逻辑电平的VS电压分数。请参见表6中的设置引脚阈值。某些引脚设置的含义会因其他引脚的设置而改变。例如，S0决定S3和S4是否设置OUT2延迟（S0≠0）或OUT2相位（S0=0）。

S2表示哪些输出正在使用，如表10所示。这样，相同的引脚（S5和S6、S7和S8）就可以根据正在使用的输出决定两个不同输出的设置。

S3和S4设置的微延迟值（使用延迟时，S0≠0）是满刻度延迟的分数。请注意，最长设置为满刻度的15/16。表3列出了满刻度延迟时间。要确定实际延迟，可取与精细延迟设置相对应的分数，乘以表3中与S0值相对应的满刻度值，再加上LVDS或CMOS传播延迟时间（见表3）。表11所示的满刻度延迟时间以及其他地方提到的延迟时间均为标称时间值。S2的值还决定S5和S6是设置OUT2分频（S2≠0）还是OUT1相位（S2=0）。此外，S2决定S7和S8是否设置OUT1分频（S2≠1）或OUT2相位（S2=1且S0≠0）。此外，S2的值还决定S9和S10是设置OUT0除法（S2≠2/3）还是OUT2除法（S2=2/3）。

分频器相位偏移

可以选择OUT1和OUT2的相位偏移（见表13至表15）。这样就可以设置输出的相对相位。在SYNC操作（参见同步部分）之后，每个分频器的相位偏移字决定了在启动时钟输出边沿之前需要等待的输入时钟(CLK)周期数。通过为每个分频器提供不同的相位偏移，可以以快速时钟周期tCLK的增量设置输出到输出延迟。图23显示了四种情况，每种情况下的分频器都设置为divide=4。通过将相位偏移从0递增到3，输出与初始边沿的偏移量为tCLK的倍数。

将相位偏移设置为相位=4，会产生与相位=0°或360°相同的相对相位。

相位偏移的分辨率由CLK的快速时钟周期(tCLK)设定。最大独特相位偏移小于分频比，最高相位偏移为15。

通过计算特定除法比的相位步长，可将相位偏移量与度数联系起来。相位偏移与度的关系：相位步长=360°/分频比。

延迟模块

OUT2包含一个模拟延迟元件，可为通过该输出的时钟信号提供可变的时间延迟(ΔT)。

可使用的延迟量由输出频率决定。延迟量限制在时钟周期的二分之一周期以下。例如，对于10MHz时钟，延迟最大可达到11.6ns。但是，对于100MHz 时钟，最大延迟则小于5ns（或周期的一半）。

AD9513允许选择1.8ns、6.0ns和11.6ns三种满量程延迟，由延迟满量程设置（见表11）。

每个满量程延迟都可以通过16个微调值进行缩放，微调值由延迟字设置（见表13）。延迟块会给输出增加一些抖动。这意味着延迟功能应主要用于为FPGA、ASIC、DUC和DDC等数字芯片提供时钟，而不是为数据转换器提供采样时钟。全量程越长，抖动越大，因为延迟块使用斜坡和跳变点来创建可变延迟。较长的斜坡意味着有可能引入更多噪声。当延迟块关闭（旁路）时，它也会断电。

输出

AD9513的三个输出可分别选择为LVDS差分输出或一对CMOS单端输出。如果选择为CMOS，则OUT为同相单端输出，OUTB为反相单端输出。

电源

AD9513需要3.3V±5%的VS电源。规格"部分的表格给出了AD9513在此电源电压范围内的预期性能。在任何情况下，引脚VS均不得超过相对于接地-0.3V至+3.6V的绝对最大范围。在PCB的电源线和地平面布置中应遵循良好的工程设计规范。应在PCB上使用足够电容（>10μF）对电源进行旁路。AD9513的所有电源引脚应尽可能靠近零件，并使用足够的电容（0.1μF）进行旁路。AD9513评估板(AD9513/PCB)的布局就是一个很好的例子。

裸露金属焊盘

AD9513封装上的裸露金属焊盘是一种电气连接，也是一种热增强装置。为使器件正常工作，焊盘必须正确连接到接地(GND)。

AD9513封装的外露焊盘必须向下焊接

AD9513必须通过裸露的焊盘散热。PCB是AD9513的散热器。PCB连接必须提供通向更大散热区域（如PCB上的接地平面）的良好热路径。AD9513评估板(AD9513/PCB)提供了一个很好的示例，说明应如何将器件连接到PCB。

电源管理

在某些情况下，可以通过关闭不使用的功能来降低功耗。省电选项包括以下内容：

当设置为divide=1（旁路）时，分频器可电。
当处于关闭模式（S0=0）时，OUT2上的可调延迟块将关闭电源。
不需要的输出可以断电（见表 12）。这也会关闭该输出的分压器。

应用信息

将AD9513输出用于ADC时钟

任何高速模数转换器(ADC)对用户提供的采样时钟质量都极为敏感。模数转换器可以看作是一个采样混频器；时钟上的任何噪声、失真或定时抖动都会在模数转换器输出端与所需信号相结合。时钟完整性要求随模拟输入频率和分辨率的变化而变化，分辨率≥14位的高模拟输入频率应用最为严格。ADC的理论SNR受ADC分辨率和采样时钟抖动的限制。考虑到步长和量化误差可忽略不计的无限分辨率理想ADC，可用信噪比近似表示为

其中f为数字化的最高模拟频率。tj是采样时钟的均方根抖动

图28显示了所需采样时钟抖动与模拟频率和有效位数(ENOB)的函数关系。

许多高性能ADC采用差分时钟输入，以简化在高噪声PCB上提供所需低抖动时钟的任务。(在嘈杂的印刷电路板上分配单端时钟会导致采样时钟产生耦合噪声。差分分配具有固有的共模抑制功能，可在高噪声环境中提供出色的时钟性能）。AD9513采用LVDS输出，可提供差分时钟输出，从而实现最大化转换器SNR性能的时钟解决方案。在选择最佳时钟/转换器解决方案时，应考虑ADC的输入要求（差分或单端、逻辑电平、端接）。

LVDS时钟分配

AD9513提供三个时钟输出，可选择CMOS或LVDS电平。LVDS采用电流模式输出级。电流为3.5mA，在100Ω电阻器上产生350mV输出摆幅。LVDS输出达到或超过所有ANSI/TIA/EIA-644规格。LVDS输出的推荐终止电路如图29所示。

CMOS时钟分配

AD9513提供三个输出，可选择CMOS或LVDS电平。当选择为CMOS时，输出用于驱动时钟输入端需要CMOS逻辑电平的设备。无论何时使用单端CMOS时钟，都应遵循以下一些一般准则。在设计点对点网络时，应尽可能使驱动器在网络上只有一个接收器。这样可以采用简单的端接方案，并最大限度地减少因网络上可能存在的不匹配阻抗而引起的振铃。通常需要在源端进行串联端接，以提供传输线匹配和/或减少驱动器上的瞬态电流。电阻值取决于电路板设计和时序要求（通常使用10Ω至100Ω）。CMOS输出所能驱动的电容负载或线路长度也受到限制。通常情况下，为了保持信号上升/下降时间和信号完整性，建议使用长度小于3英寸的走线。