AD9513中文数据手册

三路延时可调的800MHz时钟分配芯片、分频器

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特点

1.6GHz差分时钟输入

3个可编程分频器

分频范围1至32

用于粗延迟调整的相位选择器

3路800MHz/250MHz LVDS/CMOS时钟输出

附加输出抖动300fs rms

时间延迟高达11.6ns

器件配置4级逻辑引脚

节省空间的32引脚LFCSP

应用

低抖动、低相位噪声时钟分配

为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟

高性能无线收发器

高性能仪器

宽带基础设施

ATE

功能原理框图

概述

AD9513是一个具备3路低抖动和低相位噪声输出的时钟分配芯片，能最大限度地提高数据转换器的性能。可用于对相位噪声和抖动有严格要求的场景。该器件有3个独立的时钟输出，均可设置为LVDS或CMOS电平。这些输出在LVDS模式下工作频率高达800MHz，在CMOS模式下工作频率高达250MHz。每个输出都有一个可编程分频器，分频范围为1-32之间的整数。一个时钟输出相对于另一个时钟输出的相位可通过分频器相位选择功能进行设置，该功能可用作粗略的延时调整。

其中一个输出具有延迟元件，可选择3个满量程延迟值（1.8ns、6.0ns和11.6ns），每个延迟值可进行16级微调。AD9513的运行或设置不需要外部控制器。器件通过11个引脚（S0至S10）使用4级逻辑进行编程。编程引脚内部偏置为⅓Vs。VREF引脚提供⅔Vs。Vs(3.3V)和GND(0V) 提供其他两个逻辑电平。AD9513非常适合数据转换器时钟应用，在这些应用中，具有亚ps抖动的编码信号可实现最高的转换器性能。AD9513采用32引脚LFCSP封装，工作电压为3.3V。温度范围为-40°C至+85°C。

技术规格

除非另有说明，典型值（typ）是在Vs=3.3V±5%、TA=25°C、RSET=4.12kΩ条件下给出的。最小(min)和最大(max)值是在全部Vs和TA（-40°C至+85°C）变化条件下给出的。

时钟输入

参数	Min	Typ	Max	Unit	测试条件/备注
时钟输入
频率	0		1.6	GHz
灵敏度1		150		mVp-p
输入共模电压，VCM	1.5	1.6	1.7	V	自偏压；启用交流耦合
输入共模范围，VCMR	1.3		1.8	V	施加200mVp-p信号；直流耦合
灵敏度，单端		150		mVp-p	CLK交流耦合；CLKB交流旁路至射频地
输入电阻	4.0	4.8	5.6	kΩ	自偏压
输入电容		2		pF

1压摆率要求为1V/ns，以满足抖动、相位噪声和传播延迟规格要求。

时钟输出

参数	Min	Typ	Max	Unit	测试条件/备注
LVDS时钟输出					端接=100Ω差分
差分
输出频率	0		800	MHz
差分输出电压（VOD）	250	350	450	mV
Delta VOD			30	mV
输出偏移电压（VOS）	1.125	1.23	1.375	V
Delta VOS
短路电流（ISA，ISB）		14	24	mA	输出短路至GND
CMOS时钟输出					单端测量；终端开路
单端					互补输出开启 (OUT1B)
输出频率	0		250	MHz	5pF负载
输出高电平（VOH）	VS-0.1			V	@1mA负载
输出低电平（VOL）			0.1	V	@1mA负载

时间特性

时钟输入压摆率=1V/ns或者更大。

参数	Min	Typ	Max	Unit	测试条件/备注
LVDS					端接=100Ω差分
输出上升时间，tRL		200	350	ps	20%至80%，以不同方式测量
输出下降时间，tFL		210	350	ps	80%至20%，以不同方式测量
传输延时tLVDS，CLK-LVDS输出					OUT2延迟关闭
OUT0, OUT1, OUT2
Divide=1	1.03	1.29	1.62	ns
Divide=2-32	1.09	1.35	1.68	ns
温度变化时		0.9		ps/℃
OUT2
Divide=1	1.07	1.35	1.69	ns
Divide=2-32	1.13	1.41	1.75	ns
温度变化时		0.9		ps/℃
输出偏移，LVDS					OUT2延迟关闭
同一部件OUT0至OUT1，tSKV1	-135	-20	+125	ps
同一部件OUT0至OUT2，tSKV1	-205	-65	+90	ps
不同部件的所有LVDS输出，tSKV_AB2			375	ps
不同部件的相同LVDS输出，tSKV_AB2			300	ps
CMOS					B反相输出；终端=开路
输出上升时间，tRL		650	865	ps	20%至80%，CLOAD=3pF
输出下降时间，tFL		650	990	ps	80%至20%，CLOAD=3pF
传输延时tCMOS，CLK-CMOS输出					OUT2延迟关闭
OUT0, OUT1,
Divide=1	1.14	1.46	1.89	ns
Divide=2-32	1.19	1.51	1.94	ns
温度变化时		1		ps/℃
OUT2
Divide=1	1.20	1.53	1.97	ns
Divide=2-32	1.24	1.57	2.01	ns
温度变化时		1		ps/℃