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LMX2595
具有相位同步功能和JESD204B支持的LMX2595 20GHz宽带PLLATINUMTM射频合成器
- 特性
- 10MHz-20GHz输出频率
- 在15GHz载波100KHz偏频的情况下具有-110dBc/Hz的相位噪声
- 7.5GHz时，具有45fs rms抖动（100Hz-100MHz）
- 可编程输出功率
- PLL主要规格
– 品质因数：-236dBc/Hz
– 标称 1/f 噪声：-129dBc/Hz
– 最高相位检测器频率
– 400MHz 整数模式
– 300MHz 分数模式
– 32位分数N分频器
- 用可编程输入乘法器消除整数边界杂散
- 跨多个设备实现输出相位同步
- 支持具有9ps分辨率可编程延迟的SYSREF
- 用于FMCW应用的频率斜升和线性调频脉冲生成能力
- 小于20μs VCO 校准速度
- 3.3V 单电源运行
- 应用
5G和毫米波无线基础设施、测试和测量设备、雷达、MIMO、相控阵天线和波束形成、高速数据转换器时钟（支持JESD204B）
- 简介
LMX2595高性能宽带合成器可生成10MHz-20GHz范围内的任何频率。集成的倍频器用于生成 15GHz以上的频率。品质因数为-236dBc/Hz的高性能PLL和高鉴相频率可实现非常低的带内噪声和集成抖动。高速N分频器没有预分频器，从而显著减少了杂散的振幅和数量。还有一个可减轻整数边界杂散的可编程输入乘法器。
LMX2595 允许用户同步多个器件的输出，并可在输入和输出之间确定需要延迟的情况下 应用。频率斜升发生器可在自动斜坡生成选项或手动选项中最多合成2段斜坡，以实现最大的灵活性。通过快速校准算法可将频率加快至20μs以上。LMX2595增添了对生成或重复SYSREF（符合JESD204B标准）的支持，此SYSREF是高速数据转换器的理想低噪声时钟源。此配置中提供了精细的延迟调节（9ps分辨率），以解决板迹线的延迟差异。LMX2595中的输出驱动器在载波频率为15GHz时提供高达7dBm的输出功率。该器件采用单个3.3V电源供电，并具有集成的LDO，无需板载低噪声LDO。
- 引脚说明
| 引脚 | I/O | 描述 | |
| 编号 | 名称 | ||
| 1 | CE | 输入 | 芯片使能，高电平有效。 |
| 2、4、25、31、34、39、40 | GND | 地平面 | VCO地平面。 |
| 3 | VbiasVCO | 旁路 | VCO偏置，10uF电容连接至GND，尽可能靠近引脚。 |
| 5 | SYNC | 输入 | 相位同步引脚。具有可编程阈值。 |
| 6、14 | GND | 地平面 | 数字地平面。 |
| 7 | VccDIG | 供电 | 数字电源，建议使用去耦电容将其旁路至数字地。 |
| 8 | OSCinP | 输入 | 参考输入时钟 (+)。高阻抗自偏压引脚。需要交流耦合电容器(建议使用 0.1 μF）。 |
| 9 | OSCinM | 输入 | 参考输入时钟 (-)。高阻抗自偏压引脚。需要交流耦合电容器(建议使用 0.1 μF）。 |
| 10 | VregIN | 旁路 | 输入参考路径稳压器输出。1μF电容接地。尽可能靠近引脚。 |
| 11 | VccCP | 供电 | Pump电源，建议使用去耦电容将其旁路至电荷泵接地。 |
| 12 | CPout | 输出 | Pump电流输出，建议将环路滤波器的C1连接到引脚附近。 |
| 13 | GND | 地平面 | Pump电流接地平面。 |
| 15 | VccMASH | 供电 | 数字电源，建议使用去耦电容将其旁路至数字地。 |
| 16 | SCK | 输入 | SPI时钟。高阻抗CMOS输入。1.8 V-3.3V逻辑电平。 |
| 17 | SDI | 输入 | SPI数据。高阻抗CMOS输入。1.8 V-3.3V逻辑电平。 |
| 18 | RFoutBM | 输出 | 差分输出B (-)。需要一个尽可能靠近Vcc引脚的上拉（通常为50Ω电阻）。可用作输出信号或SYSREF输出。 |
| 19 | RFoutBP | 输出 | 差分输出B (+)。需要一个尽可能靠近Vcc引脚的上拉（通常为50Ω电阻）。可用作输出信号或SYSREF输出。 |
| 20 | MUXout | 输出 | 多路输出引脚——锁定检测、回读、诊断、斜坡状态。 |
| 21 | VccBUF | 供电 | 输出缓冲电源。建议使用去耦电容将其旁路至RFout接地。 |
| 22 | RFoutAM | 输出 | 差分输出A (-)。需要在尽可能靠近引脚的位置连接一个50Ω的电阻上拉至Vcc。 |
| 23 | RFoutAP | 输出 | 差分输出A (+)。需要在尽可能靠近引脚的位置连接一个50Ω的电阻上拉至Vcc。 |
| 24 | CSB | 输入 | SPI锁存器，片选信号。高阻抗CMOS 输入。1.8 V至3.3 V逻辑电平。 |
| 26 | VccVCO2 | 供电 | VCO电源。建议使用去耦电容将其旁路至 VCO接地。 |
| 27 | VbiasVCO2 | 旁路 | VCO偏置。1μF电容连接至VCO接地平面。 |
| 28 | SysRefReq | 输入 | 用于支持JESD204B的SYSREF请求。 |
| 29 | VrefVCO2 | 旁路 | VCO参考电源。需要一个10μF的电容与VCO接地相连。 |
| 30 | RampClk | 输入 | 用于斜坡模式的输入引脚，在手动斜坡模式下可用作斜坡时钟或触发输入引脚 |
| 32 | RampDir | 输入 | 用于斜坡模式的输入引脚，可用于在手动斜坡模式下改变斜坡方向或作为触发输入。 |
| 33 | VbiasVARAC | 旁路 | VCO变容偏置。10μF的电容连接至VCO接地平面 |
| 35 | Vtune | 输入 | VCO调谐电压输入 |
| 36 | VrefVCO | 旁路 | VCO参考电源。需要一个10μF的电容与VCO接地相连。 |
| 37 | VccVCO | 供电 | VCO电源。建议使用去耦电容将其旁路接地。 |
| 38 | VregVCO | 旁路 | VCO regulator node.1μF电容接地。 |
| DAP | GND | 接地 | 射频输出接地。 |
- 技术规格
- 输出功率为去除微带线损耗以及使用手动调谐器匹配后的单端输出功率；
- 输出功率、尖峰和谐波可能因电路板布局和元件而异。
- DBLR_IBIAS_CTRL1 = 1572，使能2倍频器时的1/2 谐波、输出功率和本底噪声在EC表中指定。不过，通过设置DBLR_IBIAS_CTRL1 = 3115，这些规格可以得到改善。更多信息，请参见寄存器 DBLR_IBIAS_CTRL1 (R25[15:0]) 的 1572 (0x0624) 和 3115 (0x0C2B) 之间的性能比较。
- 对于较低的 VCO 频率，N分频器的最小值可能会限制鉴相频率。
- PLL噪声是在纯净的参考信号以及较宽的环路条件下测得的，由闪烁和平坦分量组成。
一旦明确这两个分量，即可计算PLL噪声为：
在写入SPI 时还有其他一些注意事项：
- R/W位必须设置为 0。
- 在SCK引脚的每个上升沿，SDI 引脚上的数据都会被时钟送入移位寄存器。
- 必须将CSB置于低电平，数据才能时钟化。如果 CSB 保持高电平，设备将忽略时钟脉冲。
- 当器件共享SCK和SDI线路时，TI建议在不需要时钟的器件上将 CSB 线路保持为高电平。
- 请注意，只有在 SPI 协议使用 CPOL（时钟极性）= 0 和 CPHA（时钟相位）= 0 时，tCE 才是有效规格。对于SPI 模式（CPOL = 1 和 CPHA = 1），时钟最后一个上升沿与 CSB 上升沿之间的最小距离为 tCE + clock_period/2。
SPI 回读还有其他一些注意事项：
- R/W 位必须设置为1。
- 传输地址时，MUXout 引脚始终为低电平。
- MUXout 上的数据在 SCK 下降沿之后的 tCR 时钟输出。换句话说，回读数据将在时钟下降沿后 tCR 时出现在 MUXout 引脚上。
- SDI 线上传输的数据始终被忽略。
- 详细说明
6.1 总述
LMX2595是一款集成了VCO和输出分频器的高性能宽带频率合成器。VCO的工作频率为7.5 GHz至15 GHz，可与输出分频器相结合，产生10 MHz至15 GHz范围内的任何频率。LMX2595还具有一个VCO倍频器，可用于产生高达20 GHz 的频率。在输入路径中，有两个分频器和一个倍频器，用于灵活的频率规划。倍频器还可以通过将频率移离整数边界来降低杂散。
PLL集成了最高可达4阶可编程Δ-Σ调制器的分数N-PLL。分数分母为可编程的32位长，可轻松提供低于1Hz分辨率的精细频率步进，或用于精确分数，如1/3、7/1000等。在分数模式下，鉴相器的频率可达300 MHz，在整数模式下，频率可达400 MHz，但也必须考虑到N分频器的最小值。
对于需要确定相位或可调相位的应用，可使用SYNC引脚确定OSCin和RFout引脚之间的相位关系。这样，相位就可以按照VCO周期除以分数分母的极小步长进行调整。
超快VCO校准专为必须扫频或突然改变频率的应用而设计。频率可以手动编程，也可以将设备设置为斜坡模式。
JESD204B支持基于RFoutB输出信号创建差分SYSREF输出，该输出可以是单脉冲，也可以是一系列脉冲，可编程其与输出信号上升沿之间的延时。
LMX2595器件只需要一个3.3 V电源。内部电源由集成式LDO提供，无需使用高性能外部LDO。
SPI接口的数字逻辑兼容1.8 V-3.3 V的电压电平。
表1 显示了几个分频器、乘法器和分数设置的范围。
| 参数 | 最小值 | 最大值 | 备注 |
| Outputs enabled | 0 | 2 | |
| OSCin doubler | 0 (1X) | 1 (2X) | 低噪声2倍频器可用于提高鉴相频率，以改善相位噪声并降低杂散。这与OSC_2X位有关。 |
| Pre-R divider | 1 (bypass) | 128 | 只有在使用乘法器且输入频率对乘法器来说过高时，才使用Pre-R分频器。 |
| Multiplier | 3 | 7 | 倍频控制字 |
| Post-R divider | 1 (bypass) | 255 | Post-R分频器的最大输入频率为250 MHz。如有必要，请使用Pre-R分频器。 |
| N divider | ≥28 | 524287 | 最小分频取决于Δ-Σ调制器阶数和VCO频率。详见“N 分频器和分数电路”。 |
| Fractional numerator/denominator | 1（整数模式） | 232–1=4294967295 | 小数分母是可编程的，可以是1到 232-1之间的任何值；它不是固定分母。 |
| Fractional order (MASH_ORDER) | 0 | 4 | 阶次0为整数模式，可对阶次进行编程 |
| Channel divider | 1 (bypass) | 768 | 这是多个分频器的串联。此外，请注意在10 GHz以上，允许的最大通道分频值为6。 |
| Output frequency | 10MHz | 20GHz | 由VCO频率、通道分频器和VCO 倍频器共同决定。 |
6.2 原理图
6.3 功能描述
6.3.1参考振荡器输入
OSCin引脚用作芯片参考频率输入。该输入为高阻抗，需要连接交流耦合电容。CMOS 时钟或XO可以驱动单端OSCin引脚。该器件还支持差分时钟输入，从而更容易与高性能系统时钟器件（如TI的LMK系列时钟器件）连接。由于OSCin信号用作VCO校准的时钟，因此在对FCAL_EN编程时，必须在OSCin引脚上输入适当的参考信号。
6.3.2参考时钟路径
参考时钟输入路径由OSCin二倍频器（OSC_2X），Pre-R分频器、乘法器（MULT）以及Post-R分频器组成。
OSCin频率较低时，可使用OSC_2X完成2倍频。Pre-R（PLL_R_PRE）和Post-R（PLL_R）向下分频，而MULT向上倍频。增加MULT的目的是降低整数边界杂散以及提高鉴相频率。
- 如果使用OSC_2X或MULT，则OSCin信号的占空比应为50%，因为上升沿和下降沿都要使用。
- 如果既不使用OSC_2X，也不使用MULT，则只使用OSCin信号的上升沿，占空比并不重要。
- MULT和OSC_2X不应同时使用。
整数边界杂散详见：小数分频锁相环中的整数边界杂散IBS-CSDN博客
6.3.2.1 OSC_2X
OSC_2X可将输入参考频率2倍频至400 MHz。该倍频器的噪声极小，可用于提高鉴相频率，以获得更好的相位噪声，并避免产生杂散。鉴相频率提高后，PLL相位噪声的平坦部分就会改善。
6.3.2.2 Pre-R分频器（PLL_R_PRE）
Pre-R分频器用于降低输入频率，以便使用可编程倍频器 (MULT)，帮助 PLL-R分频器满足最大250MHz的输入频率限制。否则，无需使用。
6.3.2.3 可编程倍频器（MULT）
MULT可用于搬移鉴相频率以避免整数边界杂散。MULT允许倍频系数为3,4,5,6以及7。需要注意的是，与OSC_2X不同，MULT会降低PLL的性能。不过，这只适用于干净的参考和较宽环路带宽的情况。
6.3.2.4 Post-R分频器（PLL_R）
Post-R分频器用于鉴相频率的进一步分频。使用时（PLL_R > 1），该分频器的最大输入频率为250 MHz。
6.3.2.5 状态机时钟
状态机时钟是设备内部使用的OSCin信号的分频信号。分频值为1、2、4或8，由 CAL_CLK_DIV编程字决定（在编程部分有描述）。该状态机时钟会影响锁定检测延迟、VCO 校准和斜坡等各种功能。状态机时钟的计算公式为 fsmclk = fOSC / 2CAL_CLK_DIV。
6.3.3 PLL鉴相器和电荷泵
鉴相器比较Post-R分频器和N分频器的输出，并产生与相位误差相对应的校正电流，直到两个信号同相对齐。该电荷泵电流可通过软件设置为多个不同的电平，从而修改PLL 的闭环带宽。更多信息，请参阅应用信息部分。
6.3.4 N分频器和分数电路
N分频器包括分数补偿，可实现从1到 (232-1)的任意分数分母。N的整数部分是N分频器值的整数部分，小数部分Nfrac =NUM / DEN是剩余的小数部分。一般而言，N分频器的值为N+NUM/DEN。N、NUM和DEN均可通过软件编程。分母越大，输出的分辨率步长就越细。例如，鉴相频率为200MHz，输出也可按200MHz / (232 - 1) = 0.047 Hz的步长递增。
注意：在同步模式下，有一个额外的分频器没有显示在公式中。
控制分数除法的Δ-Σ调制器也可从整数模式编程到四阶模式。为了使小数杂散保持一致，在对R0寄存器进行编程时，调制器会被重置。
根据调制器阶数和VCO频率，N分频器有最小值限制。此外，必须根据表2对 PFD_DLY_SEL位进行编程。
6.3.5 MUXout引脚
MUXout引脚可用于回读设备的可编程状态或进行锁定检测。
6.3.5.1 锁定检测
MUXout引脚可通过回读rb_LD_VTUNE字段或使用表4所示的引脚来配置锁定检测。
每当VCO校准或LD_DLY计数器运行时，VCO校准状态锁定检测就会在MUXout引脚上输出一个低信号。LD_DLY的延迟被添加到真正的VCO校准时间 (tVCOCAL)中，因此可用于计算PLL的模拟锁定时间。间接Vtune锁定检测基于内部产生的电压，该电压与电荷泵的Vtune电压相关（但不相同）。当器件锁定时，它指示MUXout引脚上的高信号或读取 rb_LD_VTUNE的状态2。
6.3.5.2 回读
可以对MUXout引脚进行配置，以便从器件读取有用信息。回读的常见用途包括：
1. 回读寄存器，确保它们已被编程为正确的值。
2. 回读锁定检测状态，以确定PLL是否处于锁定状态。
3. 读回VCO校准信息，以便用于改善锁定时间。
4. 读回信息以帮助排除故障。
6.3.6 VCO
LMX2595包括一个完全集成的VCO。VCO接收来自环路滤波器的电压，并将其转换为频率。
6.3.6.1 VCO校准
为了降低VCO调谐增益，从而改善VCO相噪性能，VCO频率范围被划分为几个不同的频段。整个范围（7.5至15 GHz）覆盖一个倍频程，使分频器能够处理低于下限的频率。这就需要进行频率校准，以根据所需的输出频率确定正确的频段。只要对R0寄存器进行 FCAL_EN = 1的编程，频率校准例程就会被激活。注意：在VCO校准开始之前，必须有一个有效的OSCin信号。
VCO还有一个内部振幅校准算法来优化相位噪声，该算法也会在对R0寄存器编程时激活。
最佳内部设置取决于温度。如果温度漂移过大而不重新校准，可能会导致一些轻微的相位噪声恶化。连续锁定的最大允许漂移值ΔTCL在电气规格中说明。对于该器件而言，125°C 意味着如果器件在推荐工作条件下运行，则不会失去锁定。
LMX2595允许用户辅助VCO校准。一般来说，有三种辅助方式，如表5所示：
表5 辅助VCO校准速度
| 等级 | 描述 | 编程设置 |
| 不辅助 | 用户无法提高 VCO 校准速度，但用户指定的 VCO_SEL、VCO_DACISET_STRT和 VCO_CAPCTRL_STRT值会影响VCO校准的起点。为使振荡正常启动并正确校准VCO，建议在除11.9GHz~12.1GHz之外的所有频率上设置VCO_SEL=7、VCO_DACISET_STRT=300和VCO_CAPCTRL_STRT =183。对于11.9 ~12.1GHz范围内的频率，用户必须使用 VCO_SEL = 4才能正确校准VCO。 | QUICK_RECAL_EN=0 VCO_SEL_FORCE=0 VCO_DACISET_FORCE=0 VCO_CAPCTRL_FORCE=0 |
| 部分辅助 | 每次频率变化时，在检查 FCAL_EN 位之前，用户根据表 6提供VCO内核 (VCO_SEL)、频带 (VCO_CAPCTRL_STRT)和振幅 (VCO_DACISET_STRT) 的初始起点。 | QUICK_RECAL_EN=0 VCO_SEL_FORCE=0 VCO_DACISET_FORCE=0 VCO_CAPCTRL_FORCE=0 |
| 近频辅助 | 设备初始化时，用户启用 QUICK_RECAL_EN 位。VCO 使用当前的VCO_CAPCTRL和VCO_DACISET_STRT 设置作为初始起点。 | QUICK_RECAL_EN=1 VCO_SEL_FORCE=0 VCO_DACISET_FORCE=0 VCO_CAPCTRL_FORCE=0 |
| 全力辅助 | 用户强制VCO内核 (VCO_SEL)、振幅设置 (VCO_DACISET)和频段 (VCO_CAPCTRL)并手动设置数值。如果两个频点相距不超过5MHz，且在同一个VCO内核上，用户可以使用线性插值法为这两个频点之间的任何频率设置VCO振幅和上限代码。 | QUICK_RECAL_EN=0 VCO_SEL_FORCE=1 VCO_DACISET_FORCE=1 VCO_CAPCTRL_FORCE=1 |
要对VCO 校准进行部分辅助，请按照以下步骤操作：
1. 确定VCO内核。找到一个包含所需VCO频率的VCO内核。如果处于两个内核的边界，则根据相位噪声或性能选择一个。
2. 计算VCO CapCode 如下：
3. 从表6中获取VCO振幅设置。
注意：在11900MHz至12100 MHz范围内，不能使用VCO辅助，必须进行设置： VCO_SEL =4、VCO_DACISET_STRT= 300和VCO_CAPCTRL_STRT=1。在此范围之外，在VCO校准的部分辅助中，VCO 校准将运行。这意味着，如果设置不正确，VCO 仍会锁定正确的设置。唯一的后果是校准时间可能会稍长一些。校准设置越接近真正的最终设置，VCO 校准速度就越快。
6.3.6.2 确定VCO增益
七个内核的 VCO 增益各不相同，每个波段的最低端最低，最高端最高。如需更准确的估计，请使用表7：
根据表7以及下式可估算出任意fVCO的增益。
6.3.7 通道分频器
为了实现低于7.5GHz信号，可以使用通道分频器。通道分频器由四段组成，总的分频值等于四段的乘积。因此，并非所有数值都有效。
使用通道分频器时，数值会受到限制。表8显示了这些值的实现方式和使用的分段。
无论通道分频器是否断电，只要为通道分频器或SysRef 选择了输出 (OUTx_MUX)，通道分频器就会上电。当不使用输出时，建议选择VCO输出，以确保通道分频器不会不必要地启动。
6.3.8 VCO二倍频器
VCO 倍频器可将VCO频率提高一倍，但限制在20 GHz。倍频器只能通过OUTA_MUX 选择输出A。选择该选项时，还必须启用VCO2X_EN位。如果不为通道分频器设置 OUTB_MUX，倍频器也可用于相位同步模式。
6.3.9 输出缓冲器
射频输出缓冲器类型为集电极开路，需要外部上拉至Vcc。该元件可以是一个50Ω电阻器，以实现50Ω的输出阻抗匹配；也可以是一个电感器，以提高输出功率，但输出阻抗远非50Ω。输出缓冲器的电流在状态0至31之间增加，然后在状态48至63之间再次增加。状态32至47是多余的，模拟状态16至31。如果使用电阻器，请将OUTx_PWR设置限制在50。由于电阻器上的压降，更高的设置实际上可能会降低功率。
6.3.10 掉电模式
LMX2595可以通过CE引脚或POWERDOWN位进行上电和断电。当器件脱离掉电状态时，无论是将POWERDOWN位恢复为零，还是将CE引脚拉回高电平，都必须再次将寄存器R0编程为FCAL_EN高电平，以重新校准器件。
6.3.11 相位同步
6.3.11.1 总体概念
通过SYNC引脚，可以同步LMX2595，从而确定从OSCin信号上升沿到输出信号之间的延迟时间。起始时，器件锁定到输入，但并不同步。用户发送一个同步脉冲，该脉冲从 OSCin脉冲的下一个上升沿重新计时。经过给定时间t1后， OSCin与fOUT的相位关系将确定。这段时间主要由VCO校准时间、PLL环路模拟设置时间和MASH_RST_CNT（如果使用分数模式）的总和决定。
启用同步功能后，部分通道分频可能会包含在反馈路径中。这将被称为 "包含分频器"（IncludedDivide）。
6.3.11.2 SYNC的应用类别
SYNC的要求取决于某些设置条件。如果SYNC的时序不重要，可以通过软件将 VCO_PHASE_SYNC位从0切换为1来实现。如果时序非常重要，则必须通过引脚来完成，而OSCin引脚的设置和保持时间非常重要。图33给出了不同的类别。
6.3.11.3 使用SYNC的步骤
必须使用此程序将设备设置为同步模式。
1. 使用流程图33确定SYNC类别。
2. 根据类别确定OSCin和使用SYNC。
1. 如果类别4，则无法在此设置中执行SYNC。
2. 如果类别3，请确保不违反SYNC的最大fOSC频率，并且有使用SYNC引脚的硬件配置。
3. 确定IncludedDivide的值：
1. 如果OUTA_MUX不是通道分频器，且OUTB_MUX不是通道分频器或SysRef，则IncludedDivide=1。
2. 否则，IncludedDivide=2×SEG1。在通道分频器为2的情况下，则IncludedDivide=4。
4. 如果尚未这样做，则用N分频器和分数值除以IncludedDivide，以考虑IncludedDivide。
5. 用VCO_PHASE_SYNC=1对设备进行编程。请注意，这并不算是对设备应用SYNC（针对类别2）。
6. 根据需要应用SYNC：
1. 如果是类别2，可将VCO_PHASE_SYNC从0切换为1。或者，可以向SYNC 引脚发送一个上升沿，其时间并不重要。
2. 如果是第3类，则必须使用SYNC引脚，且时序必须远离OSCin信号的上升沿。当FCAL_EN=1时，拨动SYNC引脚可进行VCO校准。如果FCAL_EN = 0，则SYNC 引脚不起作用。
6.3.11.4 SYNC输入引脚
SYNC输入引脚可在CMOS或LVDS模式下驱动。但是，如果不使用SYNC模式（VCO_PHASE_SYNC = 0），则INPIN_IGNORE 位必须设为 1，否则会导致锁定检测问题。如果需要使用该引脚，且VCO_PHASE_SYNC= 1，则应设置INPIN_IGNORE = 0。LVDS 的工作电压为250mVPP，但在生产中无法确保。
6.3.12 相位调节
MASH_SEED字可以使用Δ-Σ调制器，使输出信号的相位相对于输入基准发生偏移。如果发送SYNC脉冲（软件或引脚）或使用MASH_RST_N复位MASH，则相位将从初始相位0开始移动。如果写入MASH_SEED字，则相位会增加。使用以下公式计算相移。
使用MASH_SEED进行相移有几个注意事项：
- FRAC_NUM = 0时可以进行相移，但MASH_ORDER必须大于0。对于MASH_ORDER = 1，只有当MASH_SEED是PLL_DEN的倍数时才会发生相移。
- 相位调整必须满足PLL_DEN > PLL_NUM + MASH_SEED的条件。
- 当MASH_SEED和相位同步同时使用，且IncludedDivide > 1时，可能需要额外的约束条件才能在MASH_SEED和相移之间产生单调关系，尤其是当VCO频率低于10 GHz 时。这些约束条件针对具体应用，但一些通用准则是减少调制器阶数和增加N分频器。一个可能的指导原则是PLL_N ≥ 45（二阶调制器）、PLL_N ≥ 49（三阶调制器）、PLL_N ≥ 54（四阶调制器）。
6.3.13相位调节和相位同步的微调
相位同步（Phase SYNC）是指在每个开机周期和每次假设遵循特定编程程序的情况下，获得相同相位关系的过程。不过，为了获得最准确的结果，可以进行一些调整。至于相位同步的一致性，唯一的变化来源可能是VCO校准选择了不同的VCO内核和电容器，这可能会引入一个双峰分布，变化幅度约为10ps。如果不希望出现这10ps的变化，则可以通过回读VCO内核、电容代码和DACISET值并强制使用这些值来确保每次校准设置相同，从而消除这种变化。通过器件的延迟因部件而异，可能在60 ps左右。可使用MASH_SEED来校准部件之间的差异。通过器件的延迟变化也在+2.5 ps/°C的范围内，但同一电路板上的器件可能具有相似的温度，因此这在一定程度上是有迹可循的。总之，可以通过MASH_SEED 使器件具有一致的延迟，并且可以调整任何剩余误差。只有在输出频率较高，周期较短时才会出现问题。
6.3.14 斜坡功能
LMX2595支持使用手动模式或自动模式制作斜坡波形。在手动模式下，用户定义一个步进，并使用RampClk和RampDir引脚创建斜坡。在自动模式下，用户最多可预先设置两个线性斜坡段，器件会自动创建该斜坡。
表13斜坡字段描述
| 字段 | 编程 | 描述 |
| 通用命令 | ||
| RAMP_EN | 0 = Disabled 1 = Enabled | RAMP_EN必须为1，斜坡功能才能工作。 |
| RAMP_MANUAL | 0=自动斜坡模式 1=手动引脚斜坡模式 | 在自动斜坡模式下，斜坡是自动的，时钟基于鉴相器。在手动引脚斜坡模式下，时钟基于RampClk引脚的上升沿。 |
| RAMPx_INC | 0 to 230– 1 | 斜坡中每个鉴相器周期分数分子的增加量。 |
| RAMPx_DLY | 0 to 65535 | 鉴相器周期内的斜坡长度。 |
| 处理VCO校准 | ||
| RAMP_THRESH | 0 to ± 233 – 1 | 每当分数分子因上次校准VCO而发生如此大的变化时（正或负），VCO就会被迫重新校准。 |
| RAMP_TRIG_CAL | 0 = Disabled 1 = Enabled | 启用后，VCO 会在每个斜坡开始时强制重新校准。 |
| PLL_DEN | 4294967295 | 在斜坡模式下，分母必须固定为232 - 1的强制值。然而，斜坡模式下的有效分母为224。 |
| LD_DLY | 0 | 必须为零，以避免干扰校准 |
| 斜坡限制 | ||
| RAMP_LIMIT_LOW RAMP_LIMIT_HIGH | 0 to ± 233 – 1 | 斜坡低限值和高限值总值的2的补码绝对不能超过。如果超过这个值，频率就会受到限制。 |
表14 斜坡的一般限制条件
| 规则 | 限制 | 说明 |
| 鉴相频率 | fOSC/2CAL_CLK_DIV≤fPD≤125 MHz | 斜坡时的最小鉴相频率 鉴相频率不能低于状态机时钟频率，该频率由不等式左侧的表达式计算得出。如果输入路径中没有分频，则可以满足这一要求。但是，如果使用PLL R分频器，则必须调整CAL_CLK_DIV以调整状态机时钟频率。这也意味着最大R分频为 8，即2CAL_CLK_DIV的最大值。 最大鉴相频率 建议将鉴相频率设置为≤ 125 MHz，因为如果鉴相频率过高，会导致斜坡失真。可以使用更高的鉴相频率，但这种失真与具体应用有关。 |
6.3.14.1手动引脚斜坡
通过设置RAMP_EN =1和RAMP_MANUAL= 1，可启用手动引脚斜坡。上升沿应用于 RampClk引脚，并根据鉴相器频率重新计时。RampDir引脚控制增量的大小（RampClk上升沿有效）。如果在VCO 校准时RampClk 引脚上出现上升沿，则该上升沿将被忽略。RampClk的频率必须限制在250 kHz或以下，RampDir信号的上升沿必须远离RampCLK引脚的上升沿。
6.3.14.1.1 手动引脚斜坡实例
在这个斜坡示例中，假设我们要使用引脚对10 MHz步长的斜坡进行上/下控制，而鉴相频率为100 MHz。
6.3.14.2 自动斜坡
当RAMP_EN =1和RAMP_MANUAL=0时，将启用自动斜坡。编程FCAL=1的操作将启动斜坡。在该模式下，有两个斜坡可以用来设置长度和频率变化。此外，还可以使用斜坡限制来创建更复杂的波形。
根据VCO是否必须在斜坡波形中间进行校准可将自动斜坡分为两类。如果VCO可以在整个范围内不进行校准，这就是免校准斜坡，如典型特性所示。请注意，在高温和低频 VCO的情况下，这一范围较小。这一范围无法保证，因此必须在设计中留有余量。
对于非免校准波形，斜坡的压摆率必须保持在250 kHz/μs以下。此外，对于所有自动斜坡波形，应注意在VCO跨过整数边界时会产生很小的相位干扰，因此可以考虑使用输入乘法器来避免这些干扰，或在整数边界时定时进行VCO校准。
表17 自动斜坡字段描述
| 字段 | 编程 | 说明 |
| RAMP_DLY | 0 = One clock cycle 1 = Two clock cycles | 通常，斜坡时钟等于鉴相频率。启用该功能后，斜坡时钟会降低1/2。 |
| RAMP0_LEN RAMP1_LEN | 0-65535 | 这是以时钟周期为单位的斜坡长度。请注意，VCO 校准时间会被加到这一时间上。 |
| RAMP0_INC RAMP1_INC | 0 to 230 – 1 | 斜坡增量值的2的补码。 |
| RAMP0_NEXT RAMP1_NEXT | 0 = RAMP0 1 = RAMP1 | 定义当前斜坡之后的斜坡。 |
| RAMP0_NEXT_TRIG RAMP1_NEXT_TRIG | 0 = Timeout counter 1 = Trigger A 2 = Trigger B 3 = Reserved | 确定触发下一个斜坡发生动作的因素 |
| RAMP_TRIG_A RAMP_TRIG_B | 0 = Disabled 1 = RampClk rising edge 2 = RampDir rising edge 4 = Always triggered 9 = RampClk falling edge 10 = RampDir falling edge All other States = invalid | 该字段定义斜坡触发器。 |
| RAMP0_RST RAMP1_RST | 0 = Disabled 1 = Enabled | 启用该位可使斜坡重置为斜坡开始时的原始值。这对舍入误差非常有用。 |
| RAMP_BURST_COUNT | 0-8191 | 这是斜坡模式的重复次数，仅适用于终止斜坡模式。 |
| RAMP_BURST_TRIG | 0 = Ramp Transition 1 = Trigger A 2 = Trigger B 3 = Reserved | 这定义了导致 RAMP_COUNT 递增的原因。 |
7.3.14.2.1自动斜坡实例（三角波）
假设用户希望在2ms内（包括校准间歇时间）生成一个从8GHz到10GHz的锯齿波斜坡，相位检测器频率为50 MHz。将其划分为50 MHz的片段，其中VCO斜坡25μs，然后校准25μs，总共50μs。因此，在2GHz范围内会有40个这样的分段，包括校准时间在内需要2ms。
注意：要计算ramp_scale_count和ramp_dly_cnt，请记住所需的校准时间为25μs。
6.3.15 SYSREF
LMX2595 可以产生一个SYSREF输出信号，该信号通过可编程延迟与fOUT同步。该输出信号可以是单脉冲、系列脉冲或连续脉冲流。要使用SYSREF功能，必须首先将PLL置于VCO_PHASE_SYNC = 1的同步模式。
SYSREF功能使用IncludedDivide和SYSREF_DIV_PRE分频器生成fINTERPOLATOR。该频率用于对SysRefReq引脚的上升沿和下降沿重新计时。在主控模式下，fINTERPOLATOR进一步除以2 × SYSREF_DIV，以产生有限串联或连续脉冲流。
可以使用JESD_DAC1_CTRL、JESD_DAC2_CTRL、JESD_DAC3_CTRL和 JESD_DAC4_CTRL字对延迟进行编程。通过将这些字连接成一个更大的字 "SYSREFPHASESHIFT"，就可以找到相对延迟。这些字的总和应始终为 63。
6.3.15.1 编程字段
表21 SYSREF编程字段
| 字段 | 编程 | 默认值 | 说明 |
| SYSREF_EN | 0: Disabled 1: Enabled | 0 | 启用SYSREF模式。只有当 OUTB_MUX=2（SysRef）时，SYSREF_EN才应为1。 |
| SYSREF_DIV_PRE | 1: DIV1 2: DIV2 4: DIV4 Other states: invalid | 该分频器的输出为fINTERPOLATOR。 | |
| SYSREF_REPEAT | 0: Master mode 1: Repeater mode | 0 | 在主站模式下，设备会产生一系列 SYSREF脉冲。在中继器模式下，SYSREF脉冲由SysRefReq引脚产生。 |
| SYSREF_PULSE | 0: Continuous mode 1: Pulsed mode | 0 | 连续模式持续发出SYSREF脉冲，而脉冲模式则发出一系列 SYSREF_PULSE_CNT脉冲。 |
| SYSREF_PULSE_CNT | 0 to 15 | 4 | 在使用脉冲模式的情况下，这是脉冲数。可设置为零，但并不实用。 |
| SYSREF_DIV | 0: Divide by 4 1: Divide by 6 2: Divide by 8 ... 2047: Divide by 4098 | 0 | 主控模式下使用的VCO和SysRef输出之间的一个分频器。 |
6.3.15.2 输入输出引脚格式
6.3.15.2.1 SYNC和SysRefReq引脚的输入格式
这些引脚为单端，但可以通过转换差分信号来驱动它们。在LVDS模式下，如果 INPIN_FMT设置为LVDS模式，则偏置电平可通过INPIN_LVL调整，磁滞可通过 INPIN_HYST调整。
6.3.15.2.2 SYSREF输出格式
SYSREF输出通过RFoutB以差分格式输出。如果不能使用直流耦合，则有两种交流耦合策略。
1. 发送一系列脉冲，在交流耦合电容器上建立直流偏置电平。
2. 使用电阻分压器在数据转换器上建立低于阈值电压的偏置电压。
6.3.15.3 实例
SysRef 可在中继器模式（SYSREF_REPEAT = 1）下使用，在时钟重置为 fINTERPOLATOR 频率和 fOUT（来自 RFoutA）之后，仅回声 SysRefReq 引脚。
在主控模式（SYSREF_REPEAT = 0）下，首先，SysRefReq引脚的上升沿和下降沿被重新对时至fOSC，然后是fINTERPOLATOR，最后是fOUT。可编程脉冲数的产生频率等于fVCO / (2 × IncludedDivide × SYSREF_DIV_PRE × SYSREF_DIV)。在连续模式（SYSREF_PULSE = 0）下，SysRefReq 引脚保持高电平，以产生连续的脉冲流。在脉冲模式（SYSREF_PULSE = 1）下，SysRefReq 引脚的每个上升沿都会发送由 SYSREF_PULSE_CNT 确定的一定数量的脉冲。
6.3.15.4 SYSREF步骤
要使用 SYSREF，请执行以下步骤：
1. 使用上述步骤将设备设置为同步模式。
2. 按照与SYNC模式相同的方法计算出 IncludedDivide。
3. 计算SYSREF_DIV_PRE值，使内插器频率 (fINTERPOLATOR) 在800至1500 MHz范围内。尽可能使该频率为fOSC的倍数。
4. 如果使用连续模式（SYSREF_PULSE = 0），请确保SysRefReq引脚为高电平。
5. 如果使用脉冲模式 (SYSREF_PULSE = 1)，则根据需要设置脉冲计数。翻转SysRefReq引脚即可产生脉冲。
6. 使用JESD_DACx_CTL字段调整RFoutA和RFoutB信号之间的延迟。
6.3.16 SysRefReq引脚
SysRefReq引脚可以一直在CMOS模式下使用，如果SYSREF_REPEAT=1，也可以选择LVDS模式。LVDS模式不能用于主模式。
6.4 设备的功能模式
虽然配置该设备的方法很多，但真正实用的只有一种。
表22 设备的功能模式
| 模式 | 描述 | 软件设置 |
| RESET | 寄存器保持复位状态。该器件具有上电复位功能，但如果编程线路上可能存在噪声，尤其是与其他器件共用编程线路时，最好也进行软件复位。此外，数据表中未披露的寄存器也会被复位。 | RESET = 1, POWERDOWN = 0 |
| POWERDOWN | 设备掉电 | POWERDOWN = 1or CE Pin = Low |
| Normal operating mode | 至少有一个输出端打开，用作频率合成器 | |
| SYNC mode | 当部分通道分频器位于反馈路径中时，就需要使用这种方法来确保相位的确定性。 | VCO_PHASE_SYNC = 1 |
| SYSREF mode | 在这种模式下，RFoutB用于为 SYSREF产生脉冲。 | VCO_PHASE_SYNC =1, SYSREF_EN = 1 |
6.5 编程
LMX2595采用24位移位寄存器编程。移位寄存器由一个R/W位（MSB）、一个7位地址字段和一个16位数据字段组成。对于R/W位，0表示写入，1表示读取。地址字段 ADDRESS[6:0]用于解码内部寄存器地址。其余16位构成数据字段DATA[15:0]。CSB为低电平时，串行数据在时钟上升沿进入移位寄存器（数据先编程 MSB）。CSB 高电平时，数据从数据字段传输到所选寄存器组。时序详情见图1。
6.5.1 推荐初始化上电顺序
为实现最可靠的编程，建议采用以下程序：
1. 为设备供电。
2. 编程RESET=1以复位寄存器。
3. 编程RESET=0以移除复位。
4. 按照寄存器映射图所示，以从高到低的相反顺序对寄存器进行编程。
5. 等待10ms。
6. 在FCAL_EN=1时对寄存器R0再编程一次，以确保VCO校准从稳定状态开始运行。
6.5.2 改变频率的建议顺序
建议更改频率的顺序如下：
1. 更改N分频器值。
2. 对PLL分子和分母进行编程。
3. 编程FCAL_EN (R0[3]) = 1。
6.5.3 一般编程要求
在对设备进行编程时，请遵循以下要求：
1. 对于表24中没有字段名称的寄存器位，必须按照寄存器映射表中的值进行编程。
2. 并非所有寄存器都需要编程。详情请参阅表 23。
3. 上电复位寄存器的值可能不是最佳值，因此必须在设备上电后对所有必要的寄存器进行编程。请注意，寄存器说明中的 "复位 "列是上电复位值。
6.6 寄存器
6.6.1 通用寄存器 R0、R1 和 R7
6.6.2 输入路径寄存器
6.6.3 电荷泵寄存器（R13、R14）
6.6.4 VCO校准寄存器
6.6.5 N分频器、MASH和输出寄存器
6.6.6 SYNC和SysRefReq输入引脚寄存器
6.6.7 锁定监测寄存器
6.6.8 MASH_RESET
6.6.9 SysREF寄存器
6.6.10 通道分频器和VCO二倍频器寄存器
6.6.11 斜坡和校准字段
6.6.12 斜坡寄存器
这些寄存器仅与斜坡功能有关，并且只有当 RAMP_EN (R0[15]) = 1 时才会启用。
6.6.12.1斜坡限制
6.6.12.2斜坡触发器、突发模式和 RAMP0_RST
6.6.12.3斜坡配置
6.6.13 回读寄存器
- 应用与实施
7.1应用信息
7.1.1 OSCin配置
OSCin支持单端或差分时钟。器件引脚前必须串联一个交流耦合电容。OSCin输入是具有内部偏置电压的高阻抗CMOS。建议使用终端分流电阻器来终止差分线路（如果有50Ω特性线路，则应使用50Ω电阻器）。OSCin和 OSCin*端应在布局上匹配。在电路板布局中，应在OSCin引脚后紧跟一个串联交流耦合电容，然后再放置对地分流终端电阻。
输入时钟定义如图56所示。
7.1.2 OSCin压摆率
如果OSCin信号的压摆率过低，会影响LMX2595的杂散和相位噪声。一般来说，高压摆率和低振幅信号（如 LVDS）可获得最佳性能。
7.1.3 RFout缓冲器输出功率控制
OUTA_PWR和OUTB_PWR寄存器可用于控制输出缓冲器的输出功率。最佳功率的设置可能取决于上拉元件，但通常在50左右。设置越高，输出缓冲器的电流消耗越大。
7.1.4 RFout缓冲器上拉
输出缓冲器元件的选择非常重要，会对输出功率产生深远影响。表40显示了如何处理每个引脚。如果使用单端输出，则需要上拉，用户可以在电容后加一个50Ω电阻。
7.1.5 寄存器DBLR_IBIAS_CTRL1(R25[15:0])从1572（0x0624）到3115（0x0C2B）性能对比
寄存器DBLR_IBIAS_CTRL1（R25[15:0]）有了新的设置：从1572 (0x0624)到3115 (0x0C2B)。旧设置的输出频率可达19GHz，而新设置可将频率范围扩展至20GHz。字段名 DBLR_IBIAS_CTRL1是“2倍频器电流偏置控制1”的简称。它只影响2倍频器，不会影响 15GHz以下的性能。如图57和图58所示，在使用旧的R25值时，输出功率和相位噪声本底在19 GHz以上会出现衰减。但在新的设置下，它们在20 GHz以下保持稳定。图59和图60显示，新的R25值可减少高频输出功率随温度的变化。图61显示了半谐波的改善情况。
7.2典型应用
7.2.1设计要求
环路滤波器的设计比较复杂，通常通过软件来完成。PLLATINUM™ Sim 软件是进行设计的绝佳资源，其设计如图 63 所示。对于那些对相关方程感兴趣的人，本文末尾列出的《PLL性能、仿真和设计手册》详细介绍了PLL环路滤波器的理论和设计。
7.2.2详细设计步骤
一定带宽内相位噪声的积分（抖动）是一种性能指标，可转化为信噪比。环路带宽内的相位噪声由PLL主导，而环路带宽外的相位噪声则由VCO主导。一般来说，如果环路带宽设计为两者的交点，则抖动最小。相位裕度较高的环路滤波器设计在环路带宽处的峰值较小，因此抖动也较低。这样做的代价是，在设计时还必须考虑更长的锁定时间和杂散。
7.2.3应用场景曲线
- 供电建议
如果非常担心分数杂散，在每个电源引脚上使用铁氧体磁珠可以在很小程度上减少杂散。该器件集成了LDO，从而提高了抗电源噪声的能力。但是，输出端RFoutA和RFoutB引脚上的上拉元件直接连接到电源，因此要格外小心，确保这些引脚的电压干净。图65是一个典型的应用示例。
该器件可由外部DC-DC降压转换器（如TPS62150）供电。请注意，虽然原理图中的 Rtps、Rtps1和Rtps2均为0 Ω，但可以用更大的电阻值或电感值代替，以获得更好的电源滤波效果。
- 布板
9.1布板指南
一般来说，布局指南与大多数其他 PLL 器件类似。下面是一些具体的指导原则。
- GND 引脚可在封装上布线，回到 DAP。
- OSCin 引脚为内部偏置，必须采用交流耦合。
- 如果不使用，可将 RampClk、RampDir 和 SysRefReq 接地至 DAP。
- 对于 Vtune 引脚，应尽量将环路滤波电容器靠近该引脚。这可能意味着要将电容与环路滤波器的其他部分分开。
- 对于输出端，上拉元件应尽可能靠近引脚，差分对的两端使用相同的元件。
- 如果需要单端输出，另一端必须具有相同的负载和上拉。不过，可以通过一个通孔将互补侧连接到电路板的另一侧，从而优化所用侧的布线。在这一侧，使用相同的上拉，并使负载看起来与使用侧相当。
- 确保器件上的DAP通过许多通孔良好接地，最好是铜填充。
- 要有一个与LMX2595裸露焊盘一样大的导热垫。在散热垫上增加通孔，以最大限度地提高散热性能。
- 使用Rogers4003等低损耗介质材料，以获得最佳输出功率。
- 有关布局的更多详情，请参阅LMX2595EVM的说明（LMX2594EVM说明，带集成VCO的15GHz宽带低噪声PLL）。
9.2布板实例
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