上一节我们将所有硬件加速函数都整合在一起,免去了数据反复在DDR和PL传输,非常显著地提升了性能。我们的算法框图如下
本节我们将介绍一个SDS pragma,使得上边的数据流跟下边的数据流同时进行,进一步缩短计算延迟。
FAQ:
A:可不可以直接把上面的两个数据流放进一个函数,最后做&?
B:不能,因为FPGA对图像做处理是流处理,做&操作时要保证参与对应位置的两个像素同时出现在&的数据输入上,但是我们并不能保证上下两个数据流有相同的延迟,所以必须等全部数据都准备完才能进行&操作。
上一节我们将所有硬件加速函数都整合在一起,免去了数据反复在DDR和PL传输,非常显著地提升了性能。我们的算法框图如下
本节我们将介绍一个SDS pragma,使得上边的数据流跟下边的数据流同时进行,进一步缩短计算延迟。
FAQ:
A:可不可以直接把上面的两个数据流放进一个函数,最后做&?
B:不能,因为FPGA对图像做处理是流处理,做&操作时要保证参与对应位置的两个像素同时出现在&的数据输入上,但是我们并不能保证上下两个数据流有相同的延迟,所以必须等全部数据都准备完才能进行&操作。