回到首页:2023 数字IC设计秋招复盘——数十家公司笔试题、面试实录
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题目背景
- 笔试时间:2022.08.18
- 笔试时长:90min
- 应聘岗位:FPGA
- 笔试平台:showmebug
题目评价
- 难易程度:★★☆☆☆
- 知识覆盖:★☆☆☆☆
- 超纲范围:☆☆☆☆☆
- 值得一刷:★☆☆☆☆
文章目录
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- 1 [单选] 32bit位宽的异步fifo,写时钟频率200MHz,读时钟频率1 00MHz,在数据包大小为8KB,包间隔足够大时,fifo的最小深度为()
- 2 [单选] a=5'b1101; b=5'b10101;下面哪些是正确的()
- 3 用二进制补码运算推导出-20-50的结果(1bit符号位,7bit数据位)
- 4 通过代码实现对序列"0001"的检测
- 5 sig_a是clk_a时钟域下的脉冲信号,如何将其同步到clk_b时钟域下,并产生该时钟域下的同步信号sig_b,其中,clk_a, clk_b时钟频率的大小不确定,请用代码实现上述过程;
- 6 用Verilog实现3bit转9bit的功能,具体描述如下:
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1 [单选] 32bit位宽的异步fifo,写时钟频率200MHz,读时钟频率1 00MHz,在数据包大小为8KB,包间隔足够大时,fifo的最小深度为()
- A. 520
- B. 830