w0shishabi的博客

补发以下以前学习PCIe总结的知识。文章目录1 关于PCIe DMA IP核1.1 PCIe 基础1.2 PCIe相关IP核1 关于PCIe DMA IP核1.1 PCIe 基础PCI Express总线是为了取代PCI总线的第三代I/O技术，但是对于系统软件，PCIe是向前兼容PCI总线的，理解PCIe总线必须建立在深刻理解PCI总线的基础志上，这里由于我也是初学者，不深入展开。为了完成XDMA的测试，有一些基本的概念就可以，如果需要后面的开发应用，就需要系统的学习一下。点到点的数据传输

之前写这个系列的时候忘记上传了，刚好五一补一下。文章目录1 MIG IP核的接口1.1 AXI4 slave 接口1.2 Upsizing1.3 User Interface1.3.1 Command Path1.3.2 Write Path1.3.3 Read Path1.4 Native interface1.5 Physical Layer Interface2 仿真2.1 模块结构2.2 mig_7series_v4_2_traffic_gen_top2.2.1 mig_7series_v4_2_

这里只学习DDR3 和 DDR2 SDRAM Memory Interface。1 简介Xilinx 7系列FPGA 存储器接口解决方案（MIS）IP核 组合了 预先设计的控制器（pre-engineered controller） 和 物理层（physical layer，PHY）接口。这个物理层接口连接【用户设计】或【AMBA AXI4（Advanced eXtensible Interface 4）】接口的DDR3、DDR2 SDRAM器件。2 IP核自定义2.1 设置IP核参数2.1.1

调试DDR3 SO-DIMM 陆陆续续花了好几天，其中的过程比较坎坷。为了避免后面调试的朋友再次踩坑，决定从拿到板子和内存条开始到调试成功中的一些步骤线性的记录下来。1 内存条上标识的含义拿到一块内存条，让我们用FPGA去控制，可能一开始挺茫然的。以我使用的内存条型号为例，先观察外观：1.1 内存条标识正面标签写了：4GB 1Rx8 PC3L - 12800S - 11 - 11 - B2看看板卡原理图内存条插槽几个引脚，不同引脚数对应的规范不一样。这是"204-Pin DDR3 SDRAM U

1 性能首先，DS180中有关于7系列资源对比的表格：可以看到不同系列收发器个数和传输速度都不一样。Artix-7 中的收发器类型为GTPKintex-7 中的收发器类型为GTX(GTXE2)Virtex-7 中的收发器类型为GTX/GTH/GTZ (GTXE2/GTHE2/GTZE2)UltraScale 中的GTHE3、GTYE3UltraScale+ 中的GTHE4、GTYE4关于7系列FPGA各型器件高速收发器的性能，在XMP101：7系列器件选型文档中有：7系列高性能低功耗

Xilinx XDMA 例程代码分析与仿真结果分析了对XDMA IP核的读写过程，现在进行实际测试。1 需要的资料以调通为目的，需要的准备有：65444 - Xilinx PCI Express DMA Drivers and Software GuideXilinx官网的一个问答，以前叫Answer65444,最近几天网页好像重新排版，统一只有数字代号了。其中包含Linux和Windows平台下面的XDMA驱动。Linux平台驱动Windows平台驱动我是在Linux下面进行调试的，

目录1 IP核的配置1.1 Basic1.2 PCIe ID1.3 PCIe:BARs1.4 PCIe:MISC1.5 PCIe:DMA2 生成IP核的例程2.1 例程结构2.2 例程的仿真2.2.1 测试用例2.2.2 仿真过程2.2.3 Descriptor Bypass 模式2.4 测试任务3 仿真结果3.1 tx_usrapp:pci_exp_usrapp_tx中的初始化3.2 sample_tests.vh中测试用例的仿真流程4 总结5 附件5.1 Modelsim波形文件5.2 Modelsim

@【PG054】7 Series Integrated Block for PCI Express IP核的学习中学习了7 Series Integrated Block for PCI Express IP核的一些基础知识，下面通过仿真进一步理解。1 工程建立只进行仿真设计，随便配置成Endpoint器件就行。1 page1：Basic2 page2: IDs3 page3: BARs4 page4: Core Capabilities5 page5: Interrupts设置

目录1 背景1.1 关于Aurora 64b66b IP核1.2 关于FIFO的读操作模式1.3 遇到的问题2 与Aurora 64b66b IP核AXI4-S发送接口相连的FIFO的设计1 背景1.1 关于Aurora 64b66b IP核在【PG074】1 简略学习Aurora 64B/66B IP核中2.3.3 Streaming接口章节学习了Aurora 64b66b IP核的基础指示。Aurora Example Design的结构整个Example Design的机构：示例设

目录1 AXI是什么？2 AXI怎么工作？3 AXI协议3.1 架构3.1.1 通道定义3.1.2 接口与互连（interconnect）3.1.3 Register slices3.2 基本事务3.2.1 突发读示例3.2.2 重叠突发读示例3.2.3 突发写示例3.2.4 事务顺序3.3 额外的功能4 信号定义4.1 全局信号4.2 写地址通道信号4.3 写数据通道信号4.4 写响应通道信号4.5 读地址通道信号4.6 读数据通道信号4.7 低功耗接口信号4.8 字段定义的简单说明：4.9 AXI-..

1 配置IP核【vivado PG学习】1 PG168：7 Series FPGAs Transceivers学习笔记中4.1 生成IP核介绍了如何生成IP核，包含每一页的详细配置选项的含义。以10G 64/66B为例，具体配置过程可以参考师兄大佬的博客xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps。这里再记录一下：1.1 Page1：GT Selection:GT Type:收发器类型硬件决定，是啥就选啥。Shared Logic:尽量选择共享