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基础知识
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反相器 CMOS制造(Fabrication)与布局(Layout)
晶体管(Transistor)是在薄硅片(silicon wafer)上制造的,硅片既是机械支撑,又是电气公共点,被称为衬底(substrate)。我们可以从两个角度来研究晶体管的物理布局。一种是俯视图,通过向下看晶圆(wafer)获得。另一种是横截面,通过将晶圆片从晶体管中间切开并沿侧面观察得到。...原创 2022-06-17 13:28:42 · 4648 阅读 · 0 评论 -
以Vivado synthesis支持的Verilog结构来学习 Verilog语句可综合性
经常看到是否可 Synthesis 的题目,网上对于Verilog 结构是否可 Synthesis 有很多分类标准,但是没有说明具体引用来源,所以学起来总感觉没有底气。 现在以Vivado IDE Synthesis 支持的Verilog 结构来具体学习 Verilog 的可综合性。具体文档是UG901。 ...原创 2022-06-07 15:42:34 · 3496 阅读 · 2 评论 -
除法器的实现(恢复余数、不恢复余数、级数展开、Newton-Raphson)
除法器的实现(恢复余数、不恢复余数、级数展开、Newton-Raphson)原创 2022-06-03 12:33:47 · 3954 阅读 · 1 评论 -
乘法器的实现(阵列、Booth、Wallace)
文章目录1 乘法器2 部分积的产生2.1 波兹(Booth)编码2.2 改进的波兹编码3 部分积的累加3.1 阵列乘法器3.2 进位保留乘法器3.3 Wallace 树形乘法器4 Verilog 实现4.1 普通阵列乘法器4.2 Booth 乘法器4.3 Wallace 乘法器5 总结参考1 乘法器M和N位宽输入的乘法,采用一个N加法器需要M个周期。利用移位和相加将M个部分积(partial product)加在一起。部分积的计算位相乘本质上是与逻辑。 101010 被原创 2022-05-10 10:08:29 · 8496 阅读 · 4 评论 -
循环冗余校验码CRC原理与LFSR循环码编码器原理
文章目录1 产生原理1.1 CRC可检测的错误?1.2 CRC生成过程?1.3 接收过程?2 CRC 的计算2.1 手算2.1 在线计算器3 Verilog 实现3.1 线性反馈移位寄存器(LFSR)循环码编码3.2 Verilog代码1 产生原理循环冗余校验码Cyclic Redundancy Check(CRC)简介:在发送端根据要传送的K位二进制码序列,以一定的规则产生一个校验用的r位监督码(CRC码),附在信息后面组成n=k+r位的码发出去。这种编码也叫(n,k)码。对于一个给定的(n,k)原创 2022-04-24 09:49:35 · 4625 阅读 · 3 评论 -
FPGA的时钟资源
目录1 时钟架构1.1 时钟布线资源1.2 CMT1.3 时钟缓冲器,管理,与布线1 时钟架构时钟管理块( The clock management tile,CMT )提供时钟频率合成( frequency synthesis )、去斜( deskew )、过滤抖动( jitter filtering ) 的功能。全局时钟树(Global clock tree)跨整个器件同步时序单元。I/O 和 时钟域时钟树(regional clock tree)最多允许跨3个垂直相邻的时钟域。每个 CMT原创 2022-03-05 10:53:12 · 5778 阅读 · 1 评论 -
关于FPGA的多功能引脚(multi-function pin)
1 多功能引脚组成多功能引脚(multi-function pin),名字以 IO_LXXY_ZZZ_# 或 IO_XX_ZZZ_# 为前缀,zzz 代表其除用户I/O功能外的其他具体功能含义。如果多功能引脚没有用于其特定功能作用,则作为普通的用户I/O功能外的其他具体功能含义使用。以 XC7K410T-FF900 为例,多功能引脚的位置:可见主要集中在bank 14 与 15。主要包含:ADV_BFCS_BFOE_BMOSIFWE_BDOUT_CSO_BCSI_BPUDC_B原创 2022-03-04 19:02:53 · 2016 阅读 · 0 评论 -
深扒“亚稳态”的底裤,从MOS管到CMOS门电路,再到亚稳态分析
目录1 从MOS管原理学起1.1 N沟道增强型MOS管:1.2 其他3种类型MOS管2 CMOS组成的门电路2.1 CMOS反相器2.1.1 电路结构2.1.2 动态特性2.2 其他CMOS门电路2.2.1 CMOS与非门2.2.2 CMOS或非门2.2.3 CMOS传输门2.2.4 三态输出CMOS门电路3 触发器3.1 各触发器表达式3.2 SR锁存器3.3 电平触发的触发器3.4 脉冲触发的触发器3.5 边沿触发的触发器3.6 触发器的动态特性3.6.1 SR锁存器的动态特性3.6.2 电平触发SR触原创 2021-11-18 23:37:06 · 3506 阅读 · 4 评论 -
数据比较器在FPGA中的实现
1 RTL代码module top_compare( input I_sys_clk, input I_reset_n, input [3:0] I_a , input [3:0] I_b , output reg O_greater, output reg O_less , output reg O_equal );always @(posedge I_sys_clk or ne原创 2021-11-01 00:13:42 · 4483 阅读 · 2 评论 -
以 数据选择器 为例分析 RTL逻辑 与 FPGA基元 的映射
1 背景为了更深入的了解FPGA的结构,分析一个简单的数据选择器在FPGA中的实现。2 数据选择器的实现2.1 HDL`timescale 1ns / 1psmodule top( input I_sys_clk, input I_reset_n, input I_a , input I_b , input I_c ,原创 2021-10-31 19:40:31 · 487 阅读 · 0 评论 -
超前进位加法以及对应FPGA Carry Logic进位链的理解
1 加法器1.1 半加器两个二进制数,不考虑进位输入。真值表:ABOCO0000011010101101{O=A‾B+AB‾=A⨁BCO=AB\left\{\begin{aligned}O &=& \overline{A}B+A\overline{B}&= A \bigoplus B \\ CO &=& AB &\end{aligned}\right.⎩⎨⎧OCO=原创 2021-10-30 15:26:53 · 1928 阅读 · 0 评论