这篇博客汇总了2023年数字IC设计秋招笔试中的一系列简答题，包括数字电路设计、逻辑表达式、FPGA设计、MCU启动流程等知识点，旨在帮助考生复习和准备面试。
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题目背景
- 笔试时间：2022.08.20
- 应聘岗位：数字IC设计工程师
- 笔试时长：90min
- 笔试平台：oxcoder猿圈科技
- 题目类型：简答题（12道）
题目评价
- 难易程度：★★☆☆☆
- 知识覆盖：★★☆☆☆
- 超纲范围：☆☆☆☆☆
- 值得一刷：★★☆☆☆
文章目录
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- 1 (10分) [简答题] 找规律填数:
- 2. (10分) [简答题] 小明一家过桥，过桥时是黑夜，必须有灯。现在小明过桥要1秒，小明的弟弟过桥要3秒，小明的爸爸过桥要6秒，小明的妈妈过桥要8秒，小明的爷爷过桥要32秒。每次此桥最多可过两人，而过桥的速度依过桥最慢者而定，在只有一盏灯的条件下，请问小明一家如何过桥所需时间最短?最短时间为多少?
- 3.(10分) [简答题] (1) 如何让设计的电路更优，可以从哪些方面考虑?(2)写出下面真值表的逻辑表达式，结果用与或式表示
- 4.(10分) [简答题] 如下一个分频电路，触发器建立时间Tsu = 2ns,保持时间Thold = 2ns,逻辑延时Tcq = 6ns,反相器延时Tinv=2ns,导线理想，求电路正常工作的最高频率。
- 5、(10分) [简答题] 请画出clock gating的电路结构以及波形图，并说明它的用途。
- 6 (10分) [简答题] 请画出F=~(D+A*(B+C))的CMOS电路结构，其中A、B、C、D均为1bit信号。
- 7.(5分) [简答题] 下图所示4位右移位寄存器，0时刻ABCD初始状态为0011,请写出5个时刻后的ABCD输出:
- 8、(10分) [简答题] 一个8比特位宽的异步FIFO,输入时钟频率为100Mhz,输出时钟频率为95Mhz,设一个数据包为4000 bit,且传输过程中两个数据包之间间隔足够大，请问异步FIFO深度至少应设为多少?
- 9. (15分) [简答题] verilog编程实现如下功能: 输入数据流，找出从起始到当前数据中第二小的数，并输出其出现的次数。
- 10、(10分) [简答题] (1)你所了解的算法接口协议有哪些?尽可能多列出接触过的算法或者协议。(2)挑选其中一个算法或者接口协议，详细阐述。可以使用公式、伪代码、图表、波形等方式。
- 11、锅(10分) [简笞题] 简述FPGA等可编程逻辑器件设计流程，常用开发工具，列举一两种用过的FPGA器件型号。
- 12、6 (10分) [简笞题] MCU主要由哪些模块组成，请简述下MCU的上电启动流程
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1 (10分) [简答题] 找规律填数:
(1) 2, 12, 1112, 3112，132112, ()
(2) 1，3，5, 6, 9, 14，20, ()
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