同步时序原理（摘抄于数字集成电路：电路与设计（第二版））

实际上今天设计的所有系统都采用周期性的同步信号或时钟。时钟的产生和分布对系统的性能和功能会产生显著的影响。让我们暂且假设一个正边沿触发系统，其中时钟的上升沿标志着一个时钟周期的开始和结束。在理想情况下，假设从中心分布点到每个寄存器的时钟路径完全均衡，那么在系统不同点处的时钟相位(即相对于参照时间的时钟边沿的位置)也应当完全相同。图1表示一个同步流水线数据通路的基本结构。在理想情形中，寄存器1和寄存器2 的时钟具有相同的周期，并且在完全相同的时刻翻转