【FPGA】FPGA学习笔记

最新推荐文章于 2022-07-12 22:37:02 发布

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hi请叫我学霸

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分类专栏： FPGA 文章标签： fpga

本文链接：https://blog.csdn.net/lv0817/article/details/104950280

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D触发器是上升沿前面的低电平将信号加载到D端，上升沿时Q端输出D端的信号
连接到inst实例上的信号应该是wire，而不能用reg的
task可以对testbench中所有的reg变量赋值
mealy状态机：输出和输入及当前状态有关；moore状态机和输入无关，只和当前状态有关
独热码用的寄存器数量多，但用的组合逻辑数量少
FPGA避免锁存器出现，因为锁存器的延迟时不固定的，后仿会有比较大的问题
锁存器latch只存在于组合逻辑电路中，主要影响就是延迟不定和毛刺的现象，影响时序分析
可能产生锁存器的原因：1是if语句没有else，2是case语句没有default
组合逻辑（assign和always@*）使用阻塞赋值，时序逻辑使用非阻塞赋值
10.状态机设计四段论
- 状态空间定义
- 状态跳转
- 下个状态判断
- 各个状态下动作
testbench 补充语法

task rand_bit();
   integer i;
   begin
   	for(i=0;i<255;i=i+1)
   	begin
   		@(posedge sclk)
   		// a_in <= $random %10 //产生 -10到+9
   		// a_in	<=	{$random %10} //产生