【FPGA】modelsim的run.do文件撰写

tb文件比较方便的撰写方法，包括各种例化库的生成

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本文介绍的方法是借助于quartus生成的包含altera库的方法，xilinx待学习
步骤如下：

1. 编写tb文件
2. 在quartus中配置eda工具选项下的仿真参数
3. 在工程中，eda下的参数设置中添加tb文件
4. 使用tool-下rtl级仿真，完成初次调用
5. 在quartus的仿真工程目录下找到类似于ex_spi_run_msim_rtl_verilog.do的do文件
6. 修改文件中的设置内容，屏蔽掉前面对alera的库编译（因为altera的仿真库只需要编译一次即可，所以后面可以直接屏蔽）

quit -sim
.main clear
transcript on
if ![file isdirectory verilog_libs] {
	file mkdir verilog_libs
}

#vlib verilog_libs/altera_ver
#vmap altera_ver ./verilog_libs/altera_ver
#vlog -vlog01compat -work altera_ver {d:/program/intelfpga_lite/18.1/quartus/eda/sim_lib/altera_primitives.v}
#
#vlib verilog_libs/lpm_ver
#vmap lpm_ver ./verilog_libs/lpm_ver
#vlog -vlog01compat -work lpm_ver {d:/program/intelfpga_lite/18.1/quartus/eda/sim_lib/220model.v}
#
#vlib verilog_libs/sgate_ver
#vmap sgate_ver ./verilog_libs/sgate_ver
#vlog -vlog01compat -work sgate_ve