四层高速dsp开发板制作7——绘制等长线

前言

  在文章cadence allegro 绘制蛇形等长线中介绍了一种绘制等长线的方法，这里借此次作品介绍另一种。

单点对单点的等长线绘制

  打开constrain manager，依次点开electrical ->net ->routing ->relative propagation。界面中会看到电路中所有的网络，按照8条数据线一组的规则，按住shift键选择一组数据线，右键create ->match group。这里一定注意是match group，不要建成别的类型组。
  界面如下图所示：
  

  
  建立match group的界面如下图所示：
  
  
  将每组数据线都添加到match group中，这里可以看到每组都是8根数据线，可以根据这个数字检查分组是否正确：
  

  
  在relative delay里面设定等长线的容忍值，右键单击需要修改的项目，选择change后界面如下图所示，这里设置为50mil的误差容忍值。
  
  
  设置好误差容忍度之后，需要测量线的长度了，在测量之前先按下图所示进入测量模式：
  
  
  按照下图所示，开启线长测量：
  

  
  真正的工作开始了，以一组数据线为例，右键点击数据线的match group名称，选择analyse，可以看到最后一列出现了每一根线的长度。
  

  
  在该组中找到最长的一根线，在误差容忍度对应的栏中右键单击，选择set as target，这样改组的基准线就是最长的那根，我们的任务就是让其余较短的线努力绕啊绕，争取令其长度与最长的那根相差很小。
  

  
  怎么绕制等长线与我之前的博文内容一样，我盗我自己的图：
  

  
  由下图所示，如改组内的某根线已经满足了等长规则，那么其颜色会变成绿色，这里就可以看出该组线已经大部分绕制完成，只有ED59还差了点长度，所以才会呈现红色，这里再回去把ED59调整一下就可以。
  
  
  每组依次去绕就可以了，满足等长的线颜色会成为绿色，这样也方便检查：
  
  
  如下图所示，绿色的线为绕制好的等长线（为了方便区分，每组线绕完后高亮为绿色，意为不会再挤占电路板空间）。该电路板只有四层，空间非常狭窄，于是并没有对地址线做等长处理（看看板空间，也做不了），只对频率较高的数据线做了50mil误差的等长。
  
  
  

多点的等长线绘制

  
  如下图紫色数据线所示，该线不仅连接了SDRAM与DSP，中间还连接了一个总线开关，这样会导致无法直接使用分组match group对其计算等长。
  

  
  打开cm查看可以发现，match group对该组数据线分段处理了，而数据线等长是不需要分段的，因此需要一种新的方式来组织该组数据线。
  
  
  将原有的match group删除掉，依次选择该组的数据线，右键单击选择create -> pin pairs，弹出如下窗口，可以看到里面有三个端点，中间的那个端点显然是总线开关的，因此在选择的时候忽略掉它，在左边选第一个端点，在右边选第三个端点。
  
  
  该组所有的线需要依次手动添加。
  
  
  然后将这些pin pairs都选中，添加到match group中。
  
  
  在match group里设置等长容忍值，再确定最长的线作为target。
  
  
  随后绕等长线。
  
  
  再检查即可。