Allegro中设置Xnet等长

过电阻的等长线设置
1. 红色圈圈内的图标就是规则管理器，点击打开
我们可以看到这样：等长线规则在Relative Propagation Delay(相对传播延时)
我们发现所有的网络属性都是Net，如果我们想要过电阻等长布线，则需要将高速信号的网络建立Xnet属性。接着，我们点击Signal Model,如下图所示：

会出现如下AUDIT ERRORS,不要在意，直接点ok即可。

2. 创建期间模型
会出现Signal Model Assignment对话框，在pcb中选中高速信号网络所经过的电阻，定位到此电阻所在的文件夹，选中文件夹，可以看到pcb中此类电阻全部高亮，如下图：
然后点击Creat Model
点击ok

Vaule赋值，如为10，点击ok
我们可以发现此文件夹下，所有的电阻都建立了统一的模型，点击ok即可
再次进入Constraint Manager,可以发现经过这些电阻的网络都被赋予了Xnet的属性：
选中DISP0_CLK,右键Creat->pin pair,

选择正确的引脚对，点击Apply后如下图，R_ARE下面出现了这一对引脚，接着我们可以继续选择下一对，直到选完，点击ok即可
3.做等长线
然后选中需要等长的引脚对，右键Creat->Match Group
打开electrical,z NET里找到Relative Propagation Delay,可以看到如下图：

SCOPE是范围的意思，选择Global，即是这一组线相互等长，在Actual中，软件自动选择最长的线作为目标（target），一组中的其他线都以这个最长线的长度为标准，选中MGrp这一行，右键analysis，即可看到右侧其余线与最长线的差距。